概述、
AD9953是一款直接數字頻率合成器(DDS)，內置一個14位DAC，工作速度最高達400 MSPS。該器件采用先進的DDS技術，內置一個高速、高性能DAC，構成數字可編程的完整高頻合成器，能夠產生最高達200 MHz的頻率捷變模擬輸出正弦波。它包括一個集成1024 × 32靜態RAM，支持多種模式下的靈活掃頻功能。該器件專為提供快速跳頻和精密調諧分辨率（32位頻率調諧字）而設計。頻率調諧字和控制字均通過串行I/O端口載入AD9953。

AD9953的額定工作溫度范圍為–40°C至+105°C擴展工業溫度范圍。
數據表：*附件：AD9953 400 MSPS、14位DAC、1.8 V CMOS直接數字頻率合成器技術手冊.pdf

應用

• VHF/UHF LO捷變頻合成
• 雷達和掃描系統的FM線性調頻源
• 非線性PSK/FSK調制器
• 測試與測量設備

特性

• 400 MSPS內部時鐘速度
• 集成14位數模轉換器
• 32位調諧字
• 相位噪聲 ≤ –120 dBc/Hz（1 kHz偏移，DAC輸出）
• 出色的動態性能>80 dB SFDR
  （AOUT為160 MHz ± 100 kHz偏移時）
• 串行I/O控制
• 1.8 V電源
• 軟件與硬件控制省電功能
• 48引腳TQFP/EP封裝
• 支持大部分數字輸入的5 V輸入電平
• PLL REFCLK乘法器（4x至20x）
• 欲了解更多特性，請參考數據手冊

框圖

引腳配置描述

典型性能特征

工作原理

組件模塊

直接數字合成（DDS）內核
DDS 的輸出頻率 (f_o) 是系統時鐘（SYSCLK）頻率、頻率調諧字（FTW）的值以及累加器容量（此處為 $2^{32}** ）的函數。其確切關系如下，其中 **f_s$ 為 SYSCLK 的頻率：

相位累加器的輸出值通過 COS(x) 函數模塊轉換為幅度值，然后路由至數模轉換器（DAC）。

在某些應用中，需要將輸出信號強制設為零相位。僅將 FTW 設置為 0 無法實現此目的，因為這只會讓 DDS 保持當前相位值。因此，需要一個控制位來將相位累加器輸出強制設為零。

上電時，清零相位累加器位設為邏輯 1 ，但該位的緩沖存儲器被清零（邏輯 0 ）。因此，上電時，在首次發出 I/O 更新之前，相位累加器將保持清零狀態。

鎖相環（PLL）
PLL 可對 REFCLK 頻率進行倍頻。通過對控制功能寄存器 2 的 5 位 REFCLK 倍頻器部分（位 <7:3>）進行編程來控制倍頻操作。

當編程值范圍在 0x04 到 0x14（十進制 4 到 20 ）時，PLL 將 REFCLK 輸入頻率乘以相應的十進制值。不過，PLL 的最大輸出頻率限制為 400 MHz。每當 PLL 值發生變化時，用戶需注意留出時間讓 PLL 鎖定（約 1 毫秒）。

通過編程一個不在 4 到 20（十進制）范圍內的值可繞過 PLL。繞過 PLL 時，PLL 會關閉以節省功耗。

時鐘輸入
AD9953 支持多種時鐘方法。支持差分或單端輸入時鐘，以及通過片上振蕩器和/或鎖相環（PLL）倍頻器，這些均通過用戶可編程位進行控制。AD9953 可配置為六種配置模式之一來生成系統時鐘。

這些模式通過 CLKMODESELECT 引腳、CFR1<4> 和 CFR2<7:3> 進行配置。請注意，CLKMODESELECT 引腳符合 1.8 V 邏輯電平，將 CLKMODESELECT 引腳連接到邏輯高電平可啟用片上晶體振蕩器電路。啟用片上振蕩器后，將外部晶體與 AD9953 的 REFCLK 和 REFCLKB 輸入相連，以生成 20 MHz 至 30 MHz 范圍內的低頻參考時鐘。該振蕩器生成的信號在傳輸到芯片其余部分之前會經過緩沖。此緩沖信號可通過 CRYSTAL OUT 引腳獲取。CFR1<4> 位可用于啟用或禁用緩沖器，從而開啟或關閉系統時鐘。振蕩器本身在啟動期間不會斷電，以避免與開啟晶體振蕩器相關的長啟動時間。將 CFR2<9> 寫入邏輯高電平可啟用晶體振蕩器輸出緩沖器；將 CFR2<9> 寫入邏輯低電平可禁用振蕩器輸出緩沖器。

將 CLKMODESELECT 連接到邏輯低電平可禁用片上振蕩器及其振蕩器輸出緩沖器。振蕩器禁用后，必須由外部振蕩器提供 REFCLK 和/或 REFCLKB 信號。對于差分工作模式，這些引腳由互補信號驅動。對于單端工作模式，應在未使用引腳與模擬電源之間連接一個 0.1 μF 電容器，以實現去耦。此外，PLL 可用于將參考頻率乘以 4 到 20 范圍內的整數。表 4 總結了時鐘工作模式。請注意，PLL 倍頻器由 CFR2<7:3> 位控制，與 CFR1<4> 位無關。