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PLL用法

XL FPGA技術(shù)交流 ? 來源:易靈思FPGA技術(shù)交流 ? 作者:易靈思FPGA技術(shù)交流 ? 2025-06-07 16:18 ? 次閱讀

易靈思的FPGA在生成PLL的方式與別的廠家稍有區(qū)別,這與其的core和interface架構(gòu)是相對應(yīng)的。對于易靈思的FPGA來講,PLL,GPIO,MIPI,LVDS和DDR相對于core部分都是外設(shè)。而這些外設(shè)的設(shè)置都是在interface designer中的。下面以pll的添加為例,對于trion系列的設(shè)置簡單說明。鈦金系列會(huì)稍微的區(qū)別,但是只要了解了一個(gè),另一個(gè)都是大同小異的。

一、PLL的添加

(1)打開interface desinger。

wKgZO2gkCYmADW2tAABJ5gg5BTg912.png

(2)選擇pll 右擊選擇Create block,就可以添加pll

wKgZO2gkCYmAWL_wAACKiVp9eOE240.png

(3)這里我們把pll的例化名修改為pll_inst,并且按回車(必須回車)。

PLL resource對應(yīng)PLL的位置,這也是易靈思的PLL使用與別家有區(qū)別的地方,必須要指定PLL的位置。

clock source是指pll參考時(shí)鐘的源來自哪里,包括外部和內(nèi)部。

External clock:指示參考時(shí)鐘的源,包括參考時(shí)鐘0,參考時(shí)鐘1。

wKgZO2gkCYqAbeIfAAI-JWm1vOU144.png

(4)點(diǎn)擊Automated Clock Calculation打開時(shí)鐘設(shè)置界面。trion最多可以設(shè)置3個(gè)時(shí)鐘,紅包框中的箭頭和x可以用于打開和關(guān)閉相應(yīng)的時(shí)鐘。

wKgZO2gkCYqAJ_tiAAFLPrEheZ4083.png

(5)設(shè)置完成上面的操作之后,我們需要指定PLL的參考時(shí)鐘來源。從ds上我們可以看到PLL_BL0有兩個(gè)時(shí)鐘源,分別是REFCLK0和REFCLK1,分別對應(yīng)GPIOL_15_PLLIN0和GPIOL_19_PLLIN1。

然后再添加PLL的參考時(shí)鐘腳,這里我們例化為pll_ref_clk,并要把connection Type設(shè)置為pll_clkin。并分配到GPIOL_15_PLLIN0上,因?yàn)樯厦孢x擇了External Clock0。這樣PLL的設(shè)置就差不多了。

wKgZO2gkCYqAbBe4AAL6HNBaD8o350.pngwKgZO2gkCYqAONpRAAIXgc1SGm4241.png

二、關(guān)于時(shí)鐘源

wKgZO2gkCYqANAYlAAAXQN--8OE828.png

在選擇clock source時(shí),有三個(gè)選項(xiàng),分別是external, core和dynamic。

external好理解,就是參考時(shí)鐘從外部IO進(jìn)入的,上面的設(shè)置就是。

core是指時(shí)鐘從FPGA內(nèi)部給PLL的參考,比如一個(gè)PLL的輸出給另一個(gè)PLL做參考時(shí),第二個(gè)PLL的參考就是設(shè)置成core,或者從GCLK進(jìn)入FPGA再環(huán)到PLL的輸入。

至于Dynamic Clock就是動(dòng)態(tài)輸入選擇,支持多路選擇,如下圖,可以支持兩個(gè)core和兩個(gè)external時(shí)鐘。但是因?yàn)镻LL不支持動(dòng)態(tài)重配置,所以這個(gè)功能應(yīng)用有限。

wKgZO2gkCYqAPubYAAA4InC6HV8443.png

三、PLL的反饋方式

PLL有三種反饋,core,Local和internal。

wKgZO2gkCYqAdtHZAAFMTCQ7rjg181.png

從下面的圖來看,不同的反饋位置是不一樣的。core的反饋路徑是從FPGA的core內(nèi)部來反饋,可以保證輸入時(shí)鐘與輸出時(shí)鐘同頻同相。這在源同步設(shè)計(jì)中是很有用的。而local和internal可以支持輸出更多的頻率,大家可以在操作中發(fā)現(xiàn)如果是core反饋的話,有些頻率是設(shè)置不出來的,而local和interanl卻可以。


wKgZO2gkCYuAYkXRAACegVVe7a0608.png


關(guān)于PLL的注意事項(xiàng)

(1) PLL的反饋時(shí)鐘的頻率不能超過refclk的4倍。

(2)經(jīng)常會(huì)有客戶反應(yīng)上電之后PLL存在失鎖的情況,這是什么原因呢?這個(gè)是因?yàn)樯想姇r(shí)PLL的參考時(shí)鐘不穩(wěn)定,造成PLL不能鎖定在固定的頻率,這樣之后,即使后繼參考時(shí)鐘穩(wěn)定也不能鎖定。

那解決方案是什么呢?要求等參考時(shí)鐘穩(wěn)定之后再釋放PLL的復(fù)位,或者等參考時(shí)鐘穩(wěn)定之后再復(fù)位一次。

(3)當(dāng)需要使用PLL的locked信號做為復(fù)位時(shí),要求pll的locked信號拉高25us之后再釋放復(fù)位。如下圖,在locked信號之后添加計(jì)數(shù)器,記數(shù)到25us之后釋放器件的SR。

wKgZO2gkCYuAMhLaAACu3t1p-_E748.png

上面描述其實(shí)描述相對粗糙,語句什么的也沒有太去考慮措辭,花半個(gè)小時(shí)BB下,能用起來就行,如果實(shí)在有看不懂的,歡迎留言。

審核編輯 黃宇

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