歡迎來到芝識課堂！上篇我們了解了LDO穩(wěn)壓器的基本定義、內部原理、工作方式以及它們的電氣特性。在本篇中，您將了解電子系統(tǒng)對LDO穩(wěn)壓器的要求，以及優(yōu)化電源布局的解決方案和板上供電的關鍵設計原則。

電子設備為何需要LDO穩(wěn)壓器

在電子設備中，LDO穩(wěn)壓器是實現系統(tǒng)穩(wěn)定運行的關鍵部件。

傳統(tǒng)電子系統(tǒng)，電源電路或穩(wěn)壓器IC（例如電源管理IC，也就是PMIC，它能夠對系統(tǒng)里多條電源線進行有效管理）常常被用在電路板上，目的是為每一個電路或IC供應所需的電壓，以此保障各個電路正常運轉。

然而，實際情況并非一帆風順。電路板上較長的布線會產生電阻，進而導致出現顯著的壓降現象；同時，電路板平行布線之間存在的串擾問題，經常會對那些對噪聲敏感的器件造成干擾。為了妥善解決這些棘手的問題，負載點（POL）穩(wěn)壓器IC應運而生，它們能夠在局部形成每個電路或IC所需要的電壓。

如今，電子設備朝著高性能、小尺寸以及強通用性的方向不斷發(fā)展。在此背景下，電路變得越發(fā)復雜，并且對節(jié)能的要求也日益提高。在這樣的趨勢下，眾多電路和IC開始采用低電壓供電來工作。

除此之外，傳感器以及高精度模擬電路對電路設計提出了低噪聲的嚴格要求。這一系列變化，都凸顯出LDO穩(wěn)壓器在當下電子設備中的重要性與必要性。

如圖1左側所示，電路板設計中因電源走線設計不當會引發(fā)兩大問題：長電路板跡線電阻引起的遠端電壓降會引起電壓與時間波形不穩(wěn)定；而電路板并行跡線之間的電容耦合引起的串擾（信號重疊），高頻或敏感信號可能被噪聲污染，導致信號完整性（SI）問題。

該板使用單個電源IC（例如PMIC）為多個IC和電路提供所需的電壓。在這種情況下，長板跡線的電阻增加和平行板跡線之間的串擾可能會降低系統(tǒng)穩(wěn)定性。

另外，這種一對多的負載供電可能會導致遠端器件因電壓不足而工作異常，降低系統(tǒng)穩(wěn)定性。

圖1右側是優(yōu)化電源布局的解決方案，將LDO穩(wěn)壓器靠近負載，縮短供電走線長度，從而減少走線電阻，避免電壓降；降低走線電感，抑制噪聲信號；提供更精準的穩(wěn)壓輸出（低噪聲、高穩(wěn)定性）。

圖1. 電路板設計需要考慮的問題

在這里，為您推薦幾個板上供電的關鍵設計原則。

減少串擾：為有效降低電容耦合效應，在設計時需著重關注走線規(guī)劃。合理拉開走線間距，盡可能避免長距離的并行走線，同時巧妙運用地平面進行隔離。這些舉措有助于減少線路間的相互干擾，保障信號傳輸的穩(wěn)定性。

電源完整性（PI）：實現良好的電源完整性同樣要注意走線設計。采用短而寬的走線方式，能夠降低線路電阻與電感，減少電壓降和電磁干擾。此外，合理布置去耦電容也很重要，它可以有效濾除電源中的高頻噪聲，為電路提供穩(wěn)定純凈的電源。

信號完整性（SI）：在布線過程中，還要留意信號布局，防止敏感信號與電源信號或高頻信號并行敷設。因為并行走線容易引發(fā)串擾，干擾敏感信號的正常傳輸，進而影響整個系統(tǒng)的性能。

LDO與PMIC分工：PMIC承擔著全局電源分配的重任，負責將輸入電源合理分配到系統(tǒng)的各個部分，確保整體供電架構的穩(wěn)定與協(xié)調。LDO則主要用于局部（POL）的精密穩(wěn)壓。由于PMIC到局部電路的走線可能較長，會產生一定的電壓降和干擾，LDO正好可以彌補這一不足，為局部電路提供精準穩(wěn)定的電壓。

值得一提的是，東芝提供的LDO穩(wěn)壓器產品具有先進模擬電路供電特別需要的低噪聲、高波紋抑制比（PSRR）、高輸出電流穩(wěn)定性（負載瞬態(tài)響應）和低電流消耗等特性。

圖2. 典型LDO及其PSRR電路圖

此外，東芝開發(fā)的新一代工藝成效顯著，大幅優(yōu)化了LDO穩(wěn)壓器的壓差特性，推出更為高效的線性穩(wěn)壓器解決方案。

本篇我們了解了電子系統(tǒng)對LDO穩(wěn)壓器的要求，以及優(yōu)化電源布局的解決方案和板上供電的關鍵設計原則。下篇我們將進一步分享幾種穩(wěn)壓器的工作原理、功能和電路配置。

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