存儲原理

存儲原理示意圖：行選與列選信號將使存儲電容與外界間的傳輸電路導通，從而可進行放電（讀取）與充電（寫入）。另外，圖中刷新放大器的設計并不固定，目前這一功能被并入讀出放大器（Sense Amplifier ,簡稱S-AMP）；

DLL

延遲鎖定回路（DLL）的任務是根據外部時鐘動態修正內部時鐘的延遲來實現與外部時鐘的同步；

DLL有時鐘頻率測量法（CFM，Clock Frequency Measurement）和時鐘比較法（CC，Clock Comparator）； CFM是測量外部時鐘的頻率周期，然后以此周期為延遲值控制內部時鐘，這樣內外時鐘正好就相差一個時鐘周期，從而實現同步。DLL就這樣反復測量反復控制延遲值，使內部時鐘與外部時鐘保持同步。

CC的方法則是比較內外部時鐘的長短，如果內部時鐘周期短了，就將所少的延遲加到下一個內部時鐘周期，然后再與外部時鐘做比較，若是內部時鐘周期長了，就將多出的延遲從下一個內部時鐘刨除，如此往復，最終使內外時鐘同步。

CFM式DLL工作圖

CC式DLL工作圖

CFM與CC各有優缺點，CFM的校正速度快，僅用兩個時鐘周期，但容易受到噪音干擾，如果測量失誤，則內部的延遲就永遠錯下去。CC的優點則是更穩定可靠，如果比較失敗，延遲受影響的只是一個數據，不會涉及到后面的延遲修正，但它的修正時間要比CFM長。

CK#起到觸發時鐘校準的作用，由于數據是在CK的上下沿觸發，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩定以確保數據的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因為溫度、電阻性能的改變等原因，CK上下沿間距可能發生變化，此時預期相反的CK#就起到糾正的作用（CK上升快下降慢，CK#則是上升慢下降快）。

在寫入時，以DQS的高/低電平期中部為數據周期分割點，而不是上/下沿，但數據的接收觸發仍為DQS的上/下沿，DQS是雙向信號，讀內存時，由內存產生DQS的沿和數據的沿對齊，寫入內存時，由外部產生，DQS的中間對應數據的沿，即此時DQS的沿對應數據最穩定的中間時刻；

圖形解析

SDRAM在開機時的初始化過程

讀寫操作示意圖，讀取命令與列地址一塊發出（當WE#為低電平是即為寫命令）

非突發連續讀取模式：不采用突發傳輸而是依次單獨尋址，此時可等效于BL=1，雖然可以讓數據是連續的傳輸，但每次都要發送列地址與命令信息，控制資源占用極大。

突發連續讀取模式：只要指定起始列地址與突發長度，尋址與數據的讀取自動進行，而只要控制好兩段突發讀取命令的間隔周期（與BL相同）即可做到連續的突發傳輸。

讀取時預充電時序圖：圖中設定：CL=2、BL=4、tRP=2。自動預充電時的開始時間與此圖一樣，只是沒有了單獨的預充電命令，并在發出讀取命令時，A10地址線要設為高電平（允許自動預充電）。可見控制好預充電啟動時間很重要，它可以在讀取操作結束后立刻進入新行的尋址，保證運行效率。

讀取時數據掩碼操作，DQM在兩個周期后生效，突發周期的第二筆數據被取消

寫入時數據掩碼操作，DQM立即生效，突發周期的第二筆數據被取消