引言：

隨著集成電路深亞微米時代的到來，集成電路的規(guī)模不斷擴大，促進(jìn)了系統(tǒng)級芯片 SoC（Systems-on-a-Chip）的發(fā)展和應(yīng)用。通常一個 SoC芯片的規(guī)模在幾百萬門至幾千萬門左右，面對如此高的復(fù)雜度，驗證成為 SoC設(shè)計中最困難、最具挑戰(zhàn)性的課題之一。VMM（Verification Methodology Manual）驗證方法學(xué)采用 SystemVerilog語言，引入了斷言、抽象化、自動化及重用機制，指導(dǎo)驗證工程師搭建基于事務(wù)的可重用的層次化驗證平臺，可以很容易地實現(xiàn)定向測試、隨機測試、數(shù)據(jù)自檢查等功能，減少了測試案例的復(fù)雜度，提高了驗證生產(chǎn)率，減少了總的驗證代碼量，縮短了產(chǎn)品的面市時間。

1基于事務(wù)的驗證

基于事務(wù)的驗證是當(dāng)前采用的主要驗證技術(shù)。簡單來說事務(wù)就是在接口上的操作。事務(wù)可以是抽象的和高層次的，例如可靠地發(fā)送一個TCP包，也可以是物理層面上的，例如在APB內(nèi)連接上的寫周期。基于事務(wù)的驗證讓用戶不必關(guān)注底層的細(xì)節(jié)，在抽象級別更高的事務(wù)級上進(jìn)行驗證，從而提高了驗證效率。

驗證環(huán)境中的組件稱為事務(wù)處理器。它是一個靜態(tài)的對象，它自主地生成、處理或者監(jiān)視事務(wù)。傳統(tǒng)的總線功能模型即是一種低層次的事務(wù)處理器，它將事務(wù)級激勵轉(zhuǎn)換成被測設(shè)計對象接口上的引腳信號躍變或者相反。而更高層次的事務(wù)處理器只有事務(wù)級接口。事務(wù)處理器根據(jù)設(shè)計對象中所使用的協(xié)議來處理事務(wù)，被測設(shè)計對象所產(chǎn)生的響應(yīng)從引腳信號的躍變轉(zhuǎn)換回事務(wù)級的響應(yīng)形式。這樣就可以做到在事務(wù)級上核對響應(yīng)是否正確，檢查出響應(yīng)不相符的時候，就進(jìn)一步在信號/引腳級上加以查看，從而將錯誤定位出來。

2 VMM驗證方法學(xué)

VMM是一種基于 SystemVerilog的驗證方法學(xué)。它最大程序地利用了 SystemVerilog的面向?qū)ο?a target="_blank">編程的優(yōu)點，通過一系列機制提高了驗證的生產(chǎn)率。

2.1層次化驗證模型

VMM采用了易于驗證重用的分層式測試平臺結(jié)構(gòu)。每一層即建立在其他層之上的又具有一定的獨立性，使得驗證平臺在不同的項目之間使用時，即使改變某一層的功能也不會影響其他層的重用，這樣就大大提高了驗證的重用性。

可以看出 VMM推薦的層次化驗證平臺從底至上被分成信號層、命令層、功能層、場景層以及測試層。其中的驗證組件包括發(fā)生器、代理、驅(qū)動器、監(jiān)視器、檢查器、記分板以及斷言。

信號層包括待測設(shè)計DUT與接口。命令層在信號層之上，向下通過信號層接口與待測設(shè)計相連，向上通過事務(wù)級通道與功能層通信，一般包括驅(qū)動器(Driver)、監(jiān)視器(Monitor)和斷言(Assertion)。驅(qū)動器將來自上層的事務(wù)轉(zhuǎn)化為信號級激勵輸入給DUT，監(jiān)視器用來監(jiān)視接口信號的變化并轉(zhuǎn)化為事務(wù)傳遞給上層的檢查器。功能層位于命令層之上，是高層次操作的抽象，相互之間通過事務(wù)級通道通信。這一層主要包括代理(Agent)、檢查器(Checker)和記分板(Scoreboard)。代理的作用是接收上層傳來的高層事務(wù)，如DMA的讀寫等，并且將這些高層事務(wù)轉(zhuǎn)換成單獨的命令向驅(qū)動器提供。驅(qū)動器在接收到代理發(fā)出的命令后，就會生成相應(yīng)的激勵數(shù)據(jù)。記分板用來動態(tài)預(yù)測設(shè)計的響應(yīng)，施加給DUT的激勵同時施加給記分板，記分板中的轉(zhuǎn)換函數(shù)把輸入的激勵全部轉(zhuǎn)換成最后響應(yīng)的形式，并保存在數(shù)據(jù)結(jié)構(gòu)中，以傳遞給檢查器，記分板還對所有的事務(wù)進(jìn)行紀(jì)錄與統(tǒng)計，記錄執(zhí)行的事務(wù)個數(shù)，成功失敗的事務(wù)個數(shù)，是否某一事務(wù)被遺漏等。檢查器通過將監(jiān)視器傳來的數(shù)據(jù)與記分板中存儲的預(yù)測響應(yīng)進(jìn)行比較來判斷待測功能是否正確。場景(Scenario)層在功能層之上，主要是用來生成具有一定關(guān)系的隨機事務(wù)的序列。最上層是測試層，他被用來配置不同的測試案例，定義不同的約束條件。在整個驗證工程中，功能覆蓋率由仿真工具自動生成，測試者根據(jù)功能覆蓋率來調(diào)整測試平臺，修改測試案例直到覆蓋率達(dá)到1O0% ，便可以認(rèn)為驗證過程結(jié)束。

為了充分利用SystemVerilog語言面向?qū)ο缶幊痰膬?yōu)點，上述驗證組件都用類(class)來實現(xiàn)，以提高可重用性，整個驗證平臺具有統(tǒng)一的框架，結(jié)構(gòu)也變得清晰,更容易維護(hù)。

2.2 提高驗證生產(chǎn)率的機制 VMM方法學(xué)通過 4個不同的機制提高了項目驗證的生產(chǎn)率。這四個機制為別為 :斷言、抽象化、自動化和重用。

斷言是檢查待測設(shè)計中信號行為是否正確的觀察器，它是用描述性語言來實現(xiàn)的。通過在設(shè)計模塊內(nèi)部與其對外接口的關(guān)鍵位置上設(shè)置功能檢查，不需要編寫?yīng)毩⒌臏y試代碼，便能從測試平臺的外觀察到這些關(guān)鍵監(jiān)視點所發(fā)生的情況，可以有效地提高觀察和定位設(shè)計錯誤的能力。

傳統(tǒng)的總線功能模型使的我們很難添加或結(jié)合新的協(xié)議層，而事務(wù)處理器的層次化形成了遞歸層次的抽象化，通過事務(wù)處理器的層次化來突破總線功能模型的限制。

在驗證中, 需要產(chǎn)生激勵來驅(qū)動設(shè)計。在時間有限的仿真過程中, 定向測試只能驗證芯片的典型行為 , 而不能驗證所有可能的行為, 這是定向測試的主要缺陷。而隨機化激勵可以僅用幾行代碼就能產(chǎn)生大量的激勵數(shù)據(jù) , 通過為設(shè)計提供隨機激勵信號來擴大驗證的測試空間。當(dāng)隨機激勵源不能生成所需的激勵信號時，或者所需的激勵不能用無側(cè)重的隨機信號源來產(chǎn)生時，驗證者可以對隨機化過程施加約束，讓它生成的隨機化的激勵更多地落在我們感興趣的區(qū)域或者邊界內(nèi), 可更快地達(dá)到功能覆蓋率的要求。

VMM對驗證環(huán)境的層次進(jìn)行了明確的定義，反映了設(shè)計所處理數(shù)據(jù)不同的抽象層次，每一層建立在其他層之上又具有一定的獨立性，即使改變某一層的功能也不會影響其他層的重用，這樣就大大提高了驗證的重用性，可有效減少要編寫的測試案例的復(fù)雜度，驗證環(huán)境無須修改即可被盡可能多的測試案例重用，避免了重復(fù)編寫功能相同的模塊。

3 應(yīng)用實例

下面通過一個例子來介紹如何用 VMM建立基于事務(wù)的層次化驗證平臺，待測模塊 DUT為一個 FIFO。驗證平臺的頂層結(jié)構(gòu)如圖 2所示：

由于設(shè)計較為簡單，因此這里未實現(xiàn)場景層的功能模塊。上圖中各個驗證組件都是用類實現(xiàn)的。下面自上而下介紹各個驗證組件的功能與實現(xiàn)。

(1) 事務(wù)定義 fifo_tr

事務(wù) fifo_tr繼承自 VMM的基類 vmm_data，因此也繼承了 vmm_data定義的一些方法，如 copy(), compare()等。fifo_tr包括兩個成員變量 kind和 data，前者定義事務(wù)的類型是讀還是寫，后者定義讀寫的數(shù)據(jù)。

(2) 事務(wù)通道 fifo_chan

fifo_chan由 VMM定義的宏 `vmm_channel()產(chǎn)生，用來在事務(wù)級驗證組件之間傳輸特定的事務(wù)。與 SystemVerilog定義的 mailbox結(jié)構(gòu)相比，通道是強類型的，即每種通道只能傳輸特定的事務(wù)，避免了錯誤情況的發(fā)生。

(3) 接口 fifo_if

fifo_if是驅(qū)動器與 FIFO之間的通信接口，它封裝了 FIFO的 Pin，屬于信號層，驅(qū)動器通過接口來將激勵輸入給 DUT。

(4) 發(fā)生器 fifo_gen

fifo_gen繼承自 VMM的基類 vmm_xactor，它的核心是一個無限循環(huán)，用來產(chǎn)生隨機的事務(wù)，如讀事務(wù)或?qū)懯聞?wù)，并將該事務(wù)通過通道傳輸給驅(qū)動器 fifo_drv.

(5) 驅(qū)動器 fifo_drv

fifo_drv繼承自 VMM的基類 vmm_xactor，它的功能是接收來自上層發(fā)生器 fifo_gen的事務(wù) fifo_xactn，通過分析將其轉(zhuǎn)化為信號級的信號，作為激勵輸入給待測設(shè)計 FIFO，它的構(gòu)造器包含兩個重要的參數(shù)，一個是輸入通道，用來與發(fā)生器通信，另一個是輸出接口，用來與 FIFO通信。

(6) 監(jiān)視器 fifo_mon

fifo_mon繼承自 VMM的基類 vmm_xactor，它的功能是監(jiān)視 FIFO的信號變化，將設(shè)計的實際響應(yīng)傳遞給檢查器 fifo_chk.與驅(qū)動器類似，它的構(gòu)造器也包含兩個重要的參數(shù)，一個是輸入接口，用來與 FIFO相連，監(jiān)視接口信號的變化，另一個是事務(wù)級通道，用來與檢查器通信。

(7) 檢查器 fifo_chk

fifo_chk繼承自 VMM的基類 vmm_xactor，用來檢查事務(wù)是否正確得到執(zhí)行。具體是將監(jiān)視器傳來的信息與記分板傳來的預(yù)測結(jié)果進(jìn)行比較以判斷待測功能的正確性。

(8) 計分板 fifo_scb

計分板繼承自 VMM的基類 vmm_xactor，用來對輸入激勵產(chǎn)生預(yù)測響應(yīng)，并對已發(fā)生的事務(wù)進(jìn)行紀(jì)錄與統(tǒng)計，比如總共進(jìn)行了多少個讀事務(wù)或?qū)懯聞?wù)，哪些已經(jīng)完成，哪些被掛起，哪條事務(wù)正確的得到執(zhí)行，哪條事務(wù)執(zhí)行過程中出錯了等等。

(9) 斷言 assertions 斷言用來檢驗 FIFO的違例情況，如在滿的情況下寫 FIFO，空的情況下讀 FIFO等，這些可以通過斷言檢查出來。以上介紹的驗證組件組成的驗證平臺的框架可用圖 3表示如下 :

頂層模塊 tb_top由 DUT、測試程序 (program)、接口與時鐘發(fā)生器組成。測試程序中例化了驗證環(huán)境 fifo_env，驗證環(huán)境將所有必需的事務(wù)處理器進(jìn)行例化，測試案例只用程序(program)塊中的一個 initial塊來實現(xiàn)，這樣做可以避免設(shè)計、斷言和驗證環(huán)境出現(xiàn)競爭冒險，并且只使用一個 initial塊使得測試案例的執(zhí)行是單線程的，這樣可以更容易的理解所要完成的測試案例的每個步驟。

4 總結(jié)

在越來越高的抽象層次上進(jìn)行驗證是歷史不斷發(fā)展的趨勢。本文以 FIFO驗證平臺為例運用面向?qū)ο蟮乃枷虢榻B了怎樣利用VMM驗證方法學(xué)建立基于事務(wù)的層次化驗證平臺，簡單介紹了每個層次驗證組件的功能與實現(xiàn)，給出了總的驗證平臺的框架。該驗證平臺具有很高的重用性，增強了程序可讀性，降低了驗證平臺的維護(hù)成本、體現(xiàn)了VMM驗證方法學(xué)的優(yōu)越性。