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如何設(shè)計符合要求的間距?避免串?dāng)_Allegro17.2新功能實例分析

pV4N_CadencePCB ? 來源:未知 ? 作者:易水寒 ? 2018-09-15 09:42 ? 次閱讀

“XX工,麻煩你把這組數(shù)據(jù)線的間距調(diào)大一些,我擔(dān)心串?dāng)_會比較大”

“間距我已經(jīng)按照3H處理了而且布線空間也沒辦法調(diào)整了”

“這個DDR4是要跑2400M的,麻煩您調(diào)整一個合適的間距,盡量不要出問題”

但是怎樣才是合適的符合設(shè)計要求的間距,在layout工程師眼里一直都是一個玄學(xué)的命題,只能放飛想象的翅膀,而不是一個可以用數(shù)字量化的結(jié)果。就好像串?dāng)_,也是一個抽象的世界,所以每每遇到這種問題,大家就只能佛系一點(diǎn)啦。

對于串?dāng)_,我們可能了解是怎么產(chǎn)生的,以及變化的趨勢,但實際上,在遇到間距太近沒有空間調(diào)整,或者雙帶線層疊的時候,我們能做的就是盡量拉開間距,卻沒有太直觀的辦法評估多大的間距會是比較符合要求的。在沒有測試參數(shù),沒有仿真結(jié)果的情況下,是不是只能靠拍腦袋了呢?此時,Allegro17.2中的功能——線間耦合串?dāng)_分析“duang”就適時出場。這個功能可以幫layout工程師去衡量間距和串?dāng)_之間的平衡(編者注:即評估間距對串?dāng)_的影響),用具體的參數(shù)告訴大家,怎樣的間距才是符合設(shè)計要求的。還是一樣用一個例子來說明新功能的實用性。

如下圖所示DDR3信號,工作頻率為1600Mbps,按照客戶要求設(shè)置了比較嚴(yán)格的等長要求±5mil,由于空間的影響,部分地方間距壓縮到5mil才能完成時序等長,這個間距和我們平時的設(shè)計規(guī)范是違背的(編者注:即平時的設(shè)計規(guī)范是超要求的),這種時候就需要準(zhǔn)確的數(shù)據(jù),用嚴(yán)謹(jǐn)?shù)膽B(tài)度去說服客戶修改等長要求,下面我們用線間耦合串?dāng)_分析去看一下5mil的間距對于信號的影響大不大。

首先選擇Coupling Workflow,開始設(shè)置其他參數(shù)。選擇需要分析的網(wǎng)絡(luò),設(shè)置耦合閾值為2%,意味著耦合率為2%以下時忽略不計。一般的遵循的規(guī)則是耦合率應(yīng)該為5%以下,當(dāng)耦合率高于5%以上時,信號間距就需要調(diào)整了。設(shè)置比較簡單,傻瓜式操作,對于英語渣的我而言,可以說是非常的人性化了。選擇start analysis。

結(jié)果也是通過兩種方式顯示:coupling Vision,比較直觀的一種方式,把鼠標(biāo)放置在相應(yīng)的線段上時,也會顯示相應(yīng)的耦合系數(shù)。

另一種結(jié)果顯示方式是coupling table,數(shù)據(jù)比較清晰具體,主要關(guān)注的是最大耦合系數(shù)以及耦合系數(shù)大于5%的部分線長比例。

從上面的結(jié)果可以看到,部分網(wǎng)絡(luò)的耦合系數(shù)達(dá)到9.7%,串?dāng)_太大,對信號質(zhì)量可能影響會比較大。但這些地方都比較短,比較容易調(diào)整,所以可以選擇適當(dāng)放寬等長規(guī)則到±25mil,把間距拉開到9mil,這是可以滿足時序,調(diào)整也比較小的一種方式,結(jié)果如下圖,耦合系數(shù)均在5%以下。

這種數(shù)據(jù)讓我們在設(shè)計的時候,能夠清楚的了解到自己板子的實際情況,不需要靠想象去完成板子的修改,也有直觀的數(shù)據(jù)指導(dǎo)修改,修改點(diǎn)清晰明了,對于提升設(shè)計效率以及設(shè)計的準(zhǔn)確性是有很大幫助的。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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原文標(biāo)題:怎樣才是符合設(shè)計要求的線間距?——Allegro17.2新功能

文章出處:【微信號:CadencePCB,微信公眾號:CadencePCB和封裝設(shè)計】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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