概述

AD5532 32通道，14位電壓輸出D / A轉換器可用于DAC模式（用于訪問數字數據的多個模擬表示）或無限 采樣保持（ISHA）模式（用于存儲和訪問模擬數據的模擬表示）。 DAC具有14位單調性，但只有±0.39％的積分非線性。本文介紹如何校準DAC以提供14位性能。

在 DAC 模式下，所選DAC寄存器通過3線寫入串行接口;然后更新該DAC的模擬輸出（VOUT）以反映DAC寄存器的新內容。 DAC選擇通過五個地址位A0-A4完成。參考電壓，OFFS_IN引腳施加的電壓和輸出放大器的增益相結合，決定了AD5532的輸出范圍。

在 ISHA 模式下，輸入電壓VIN ，被采樣并轉換成數字字。所選（ n ）輸出緩沖器（增益和偏移級）的同相輸入在采集期間與VIN相連，以避免在 n DAC時出現瞬態雜散輸出獲取正確的代碼，最大步長為16μs。然后，更新的DAC輸出連接到 n 輸出緩沖器的同相輸入，并控制其輸出電壓。由于通道輸出電壓實際上是具有固定輸入的DAC的輸出，因此沒有與之相關的下垂。只要器件保持通電，輸出電壓將保持不變，直到該通道再次被尋址為止。

模擬輸出限制在VSS + 2 V至VDD - 2 V范圍內，因為輸出放大器的裕量限制。器件工作在AVCC = 5 V±5％，DVCC = 2.7 V至5.25 V，VSS = -4.75 V至-16.5 V，VDD = 8 V至16.5 V;它需要在REF_IN上提供穩定的+ 3-V基準電壓，以及OFFS_IN上的偏移電壓。

在DAC工作模式下，AD5532的DAC保證單調至14位（差分非線性<1） LSB） - 理想地適用于閉環控制應用。然而，精度受到節省空間的串DAC結構的限制。 DAC的指定積分非線性（INL）誤差是14位器件中滿量程（典型值為0.15％）或64（典型值為24.5）最低有效位的最大值的0.39％。因此，我們可以說最壞情況下的DAC積分線性度與8位器件相當，即使它具有14位分辨率。

這種最壞情況的性能水平對于許多應用來說是可以接受的特別是考慮到AD5532可以在任何時候經濟而緊湊地存儲和讀出32個模擬數據點，其分辨率為61萬分之一。但是有許多應用，盡管這種性能是必不可少的，但也需要更高的準確性。我們的目的是展示一種方法，使用一個控制器和最多8,192個存儲器插槽，校準AD5532的全14位性能，每個DAC最多只有256個校準系數（128個數據點）。圖2顯示了可以獲得的改進類型。

下面介紹基本的DAC架構和校準方法，可以輕松實現以實現1 LSB的INL誤差水平。

DAC架構

常見的串DAC 是最古老，最簡單的DAC電路概念之一。電阻串DAC實現本質上是單調的，其特點是簡單，尺寸小（每個電阻）和低功耗。但是一個主要的缺點是需要2個 ^N 電阻來直接實現它 - 例如，14位的16,384。為了減少電阻和芯片尺寸，AD5532包含兩個128電阻串（7位） - 一個用于7個更高有效位的主串DAC和一個7位子串DAC。基本架構如圖3所示（美國專利5,969,657）。子串DAC跨越主串，總是與主串電阻之一并聯。

直接乘法電位器式電阻DAC的步長非線性由于子串的變量加載與主串并行。但在AD5532等DAC中，子串的加載在所有級別都是相同的，并且不作為主要誤差源處理，而是作為DAC傳遞函數的特性。子串加載誤差為1 LSB。

AD5532 DAC采用上述架構，由7位串主DAC（128電阻）和7位串子組成-DAC（127個電阻），用于橋接主DAC的各個電阻。積分非線性誤差（INL）由主DAC電阻的匹配決定。子DAC提供傳輸功能的較低127個代碼。子DAC的線性度可以通過分段線性段來近似。

DAC傳遞函數：

AD5532上的主DAC通常從DACGND提升50 mV（通過DAC底部的電阻器）。因此DAC的底部通常為50 mV，而DAC的頂部通常為V _ref 。圖4顯示了如何為單個通道導出標稱DAC傳遞函數。

適用于AD5532的標準DAC傳遞函數為：

其中：

N =十進制的DAC代碼值（0

V _{ref_top} = V _ref 和V _{ref_bottom} = 50 mV（典型值）

然后輸出級放大并偏移V _dac 輸出，如下所示：

其中：

增益是通常是3.52和 V _{offs_In} 是用戶程序的任何內容。

對于V _{offs_In} = 0且V _ref = 3 V

V _out （零碼）= 3.52 * 50mV = 176 mV（典型值）

V _out （中等比例）= 3.52 * 1.525V = 5.368 V（典型值）

V _out （已滿） -scale）= 3.52 * 3V = 10.56V（典型值）

校準方案：

如上所述，此校準方案適用于AD5532系列中的所有器件。整個INL曲線可以被認為是128個分段線性段 - 對應于上部串中的電阻值的偏差 - 然后在下部串中線性插值。因為上電阻串中的小電阻偏差 - 在14位電平產生顯著的非線性 - 將在通道與通道之間變化，并且部分之間沒有“典型”的INL曲線;每個DAC都需要單獨校準。此處列出的校準方案使用 Mx + C 近似對每個段中的校正值生成對低128位代碼的校正。 C 是段開頭所需的校正， M 是存儲到下一段開頭的斜率， x 是模擬比率對應于給定的7位代碼。

因此，用戶可以通過測量每個預期值和實際值之間的差值 C 來開發校準表。在上面128個代碼中，計算增量斜率（ M ），并將每個值存儲在內存中每128個點間隔，如圖5所示。然后，在運行時，確定段，因而 C＆amp; M ，從高7位開始，計算由低7位確定的內插值，并將校正應用于DAC輸入。

校準每128個代碼，即每個段，將從最壞情況下的14位電平將INL誤差降低到小于±1 LSB，對于未校準的DAC，降低到64 LSB。如果所有校正數據必須存儲在比8192字更少的存儲器中，則可以通過將校準間隔增加到256或512點來減少校準點的數量 - 但這會降低整體的整體線性度。

圖6是校準前AD5532 DAC通道的線性誤差圖，通常為10位。在所有這些圖中，Y軸表示以LSB（1 LSB = 61 ppm）表示的線性誤差，而X軸是加載到DAC的14位代碼。

圖7顯示了在執行128點校準后，同一通道上的非線性誤差，如上所述。可以看出，INL誤差現在在±1 LSB范圍內。

圖6和圖7中的曲線圖為25°C。附錄A顯示了在25°C下實施128點校準方案后-40°C和+ 85°C時的線性誤差。最壞情況誤差似乎是25°C時的兩倍。

如上所述，校準也可以使用較少數量的校準點來實現。附錄B中說明了使用較少校準點導致的線性誤差的增加。

硬件實現

圖8顯示了使用AD5532的典型硬件實現。通常，控制器直接寫入AD5532，提供尋址和計算校準數據輸入值以更新相關通道。

校準方案需要添加一個存儲塊來存儲DAC傳遞函數中每個段的 M 和 C 校準數據。使用128點校準方案，每個DAC需要存儲256個校準系數。

校準完整的AD5532需要存儲8192個系數。就存儲器大小而言，斜率系數（ M ）通常需要6位，偏移系數（ C ）也需要大約6位。如上所述和附錄B中所述，可以降低所需的存儲器大小，但會犧牲精度。

在將數據寫入特定DAC時，控制器會獲取輸入代碼并進入存儲器以獲取輸入代碼定義的段的相關 M 和 C 系數。然后控制器執行線性插值以確定要寫入DAC的正確代碼。

結論

使用簡單的插值方案，可以顯著提高線性度的性能。 AD5532系列DAC產品。

我們已經證明，在25°C下進行128點校準后，可以實現14位線性性能。預校準線性度通常為8到10位。

升級現有AD5532以提高計算能力系統性能所需的一切就是能夠生成校準信息和提供一個存儲塊來存儲校準系數。

附錄A.在25°C校準后其他溫度下的線性度。

圖A1顯示了在單個AD5532上進行128點校準后的未校準線性度性能和校準后線性誤差通道在25°C。圖A2和A3顯示了在25°C下校準后的性能與溫度的關系。這些圖顯示了LSB與數字輸入代碼（x軸）之間的線性誤差（Y軸）。

附錄B.校準點較少的可實現性能

最佳通過實施128點校準方案，可以通過合理的努力來校準AD5532。為了減少校準時間和存儲器要求，可以以總體精度為代價來減少校準點的數量。圖B1,2,3,4中的圖表將預校準誤差與使用128,64,32和16個校準點（25°C）實現的連續降低的改進進行了比較。

我們要感謝Donal Geraghty，Patrick Kirby，John O'Sullivan和Catherine Redmond的寶貴貢獻。