可以使用許多工具來優(yōu)化PLL環(huán)路。 ADIsimCLK是用于ADI時鐘部件的好工具。優(yōu)化相位噪聲和抖動不一定是一回事。

如果在給定的偏移頻率下有一個相位噪聲規(guī)范，那么應(yīng)該將VCO和參考相位噪聲信息提供給工具，例如ADIsimCLK，并使用它來優(yōu)化閉環(huán)帶寬實現(xiàn)預(yù)期目標(biāo)。該過程實質(zhì)上是調(diào)整閉環(huán)帶寬以折衷參考和VCO相位噪聲。

如果有一個具有抖動規(guī)格，則應(yīng)調(diào)整閉環(huán)帶寬以實現(xiàn)最低抖動，這可能不一定對應(yīng)于所有偏移頻率的最低相位噪聲。

例如，雖然可以通過擴(kuò)展閉環(huán)帶寬來實現(xiàn)低近距相位噪聲，但由此產(chǎn)生的抖動可能大于可能的最小抖動，因為環(huán)路跟蹤參考的次數(shù)超過了是最佳抖動所必需的。可以通過降低閉環(huán)帶寬來實現(xiàn)更低的抖動，允許PLL在較低的偏移頻率下跟蹤VCO，即使得到的相位噪聲圖可能在閉環(huán)帶寬偏移頻率處顯示更多的峰值。