《XDC約束技巧》系列中討論了XDC約束的設(shè)置方法、約束思路和一些容易混淆的地方。我們提到過 約束是為了設(shè)計服務(wù)，寫入Vivado中的XDC實際上就是用戶設(shè)定的目標，Vivado對FPGA設(shè)計的實現(xiàn)過程必須以滿足XDC中的約束為目標來進行。那么：

如何驗證實現(xiàn)后的設(shè)計有沒有滿足時序要求？

如何在開始布局布線前判斷某些約束有沒有成功設(shè)置？

如何驗證約束的優(yōu)先級？

這些都需要用到Vivado中的靜態(tài)時序分析工具。所以讓我們來從如何讀懂和用好Timing Report開始吧。

靜態(tài)時序分析

靜態(tài)時序分析（Static Timing Analysis）簡稱STA，采用窮盡的分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤并報告。

STA不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內(nèi)存較少、覆蓋率極高，不僅可以對芯片設(shè)計進行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計。所以STA不僅是數(shù)字集成電路設(shè)計Timing Sign-off的必備手段，也越來越多地被用到設(shè)計的驗證調(diào)試工作中。

STA在FPGA設(shè)計中也一樣重要，但不同于一般數(shù)字集成電路的設(shè)計，F(xiàn)PGA設(shè)計中的靜態(tài)時序分析工具一般都整合在芯片廠商提供的實現(xiàn)工具中。在Vivado中甚至沒有一個獨立的界面，而是通過幾個特定的時序報告命令來實現(xiàn)。

OCV與PVT

即便是同一種FF，在同一個芯片上不同操作條件下的延時都不盡相同，我們稱這種現(xiàn)象為OCV（on-chip variation）。OCV表示的是芯片內(nèi)部的時序偏差，雖然很細小，但是也必須嚴格考慮到時序分析中去。

產(chǎn)生OCV的原因主要有PVT（Process / Voltage / Temperature）三個方面，而STA要做的就是針對不同工藝角(Process Corner)下特定的時序模型來分析時序路徑，從而保證設(shè)計在任何條件下都能滿足時序要求，可以正常工作。

通常PVT對芯片性能的影響如下圖所示，

不同的PVT條件組成了不同的corner，另外在數(shù)字電路設(shè)計中還要考慮RC corner的影響，排列組合后就可能有超過十種的corner要分析。但是在FPGA設(shè)計中的靜態(tài)時序分析一般僅考慮Best Case和Worst Case，也稱作Fast Process Corner 和Slow Process Corner，分別對應(yīng)極端的PVT條件。

Multi-Corner

Vivado中的STA支持多角時序分析（Multi-Corner Timing Analysis），會對以上兩種corner下的時序同時進行分析，然后報告最差的情況。因為每個corner下的延時也會有一定的變化范圍，所以時序分析還會考慮每種corner下的最大延時和最小延時。

如果一個設(shè)計在Best Case和Worst Case下都能滿足時序要求，則可以推算這個設(shè)計在其允許的任何操作條件下都能保持正常工作。

這里要提醒大家，不要被corner的名字誤導，實際上，同樣一條路徑可能在Slow Corner中滿足時序卻在Fast Corner中有時序違例。但是你在Vivado中看到的時序報告只會顯示其對兩種corner并行分析后選出的最差情況。

有特殊需要的情況下，可以在Vivado中通過config_timing_corners-corner -delay_type 來選擇將某種corner應(yīng)用于setup和/或hold的分析。在Report Timing Summary 和Report Timing的圖形化界面也可以通過Timer Setting對corner做調(diào)整，具體界面詳見稍后描述。

這樣最大化考慮OCV的時序分析方法在處理同一條路徑的共同時鐘路徑時也會應(yīng)用不同的延時數(shù)據(jù)，從而會得出更為悲觀的數(shù)據(jù)。為了真實反映路徑延時情況，這部分延時必須被糾正，這就是CRPR（Clock Reconvergence Pessimism Removal）。

仔細觀察時序報告便可以發(fā)現(xiàn)在報告路徑的Slack之前有一行顯示clock pessimism已經(jīng)被考慮在內(nèi)，在進行Setup Check時會加上一定的clock pessimism，而Hold Check時則會減去一定的clock pessimism。

下圖顯示了CRPR的來源以及在Vivado時序報告中的具體體現(xiàn)。

時序命令與報告

Vivado中用于時序分析的命令主要有以下兩條，且都有對應(yīng)的圖形化設(shè)置界面。

report_timing_summary主要用于實現(xiàn)后的timing sigh-off

report_timing主要用于交互式的約束驗證以及更細致具體的時序報告與分析

report_timing_summary

我們先看看report_timing_summary ，實際上，不僅在布局布線后，在綜合后甚至是更具體的實現(xiàn)過程中的每一小步之后都可以運行，從而得到一個全局的時序報告。

在Vivado IDE中點擊Report Timing Summary后可以改變報告的內(nèi)容，例如每個時鐘域報告的路徑條數(shù)，是否setup和hold全都報告等等。每改變一個選項都可以看到窗口下方的Command一欄顯示出對應(yīng)的Tcl命令。修改完設(shè)置后可以直接按OK鍵確認執(zhí)行，也可以拷貝Command欄顯示的命令到Tcl腳本中稍后執(zhí)行。

這里有個小竅門，通過-name指定一個名字，就可以在Vivado IDE中新開一個窗口顯示這條命令的執(zhí)行結(jié)果，這個窗口還可以用來跟其他諸如Device View或是Schematic View等窗口之間cross probing。這一點也同樣適用于包括report_timing 在內(nèi)的絕大部分Vivado中的report命令。

在設(shè)置窗口中還有Timer Settings一欄（report_timing中也有），可以用來改變報告時采用的具體corner、速度等級以及計算布線延時的方式。很多時候我們可以借助Timer的設(shè)置來快速驗證和調(diào)試設(shè)計需求。

舉例來說，在實現(xiàn)后的報告中顯示時序違例比較嚴重，我們可以直接在Timer設(shè)置中改變速度等級后重新報告時序，來驗證把當前這個已經(jīng)布局布線完畢的設(shè)計切換到更快一檔的芯片中是否可以滿足時序要求。

另外，在布局布線后的設(shè)計上報告時序，往往不能更直觀地發(fā)現(xiàn)那些扇出較大或是邏輯級數(shù)較高的路徑。此時我們可以修改連線模型為estimated，報告出布局后布線前的時序而無需另外打開對應(yīng)階段的 DCP并重新運行時序報告命令來操作，這么做節(jié)約時間的同時，也更容易找到那些高扇出路徑以及由于布局不佳而導致的時序違例。我們也可以修改連線模型為none，這樣可以快速報告出那些邏輯延時較大以及邏輯級數(shù)較高的路徑。以上這些改變Timer設(shè)置的方法可以幫助我們快速定位設(shè)計中可能存在的問題和缺陷。

report_timing_summary實際上隱含了report_timing、report_clocks 、check_timing 以及部分的report_clock_interaction命令，所以我們最終看到的報告中也包含了這幾部分的內(nèi)容。另外自Vivado 2014.3版起，打開實現(xiàn)后的結(jié)果時會直接打開一個預先產(chǎn)生好的報告。

Timing Summary報告把路徑按照時鐘域分類，每個組別下缺省會報告Setup、Hold以及Pulse Width檢查最差的各10條路徑，還可以看到每條路徑的具體延時報告，并支持與Device View、Schematic View等窗口之間的交互。

每條路徑具體的報告會分為Summary、Source Clock Path、Data Path和Destination Clock Path幾部分，詳細報告每部分的邏輯延時與連線延時。用戶首先要關(guān)注的就是Summary中的幾部分內(nèi)容，發(fā)現(xiàn)問題后再根據(jù)具體情況來檢查詳細的延時數(shù)據(jù)。其中，Slack顯示路徑是否有時序違例，Source和Destination顯示源驅(qū)動時鐘和目的驅(qū)動時鐘及其時鐘頻率， Requirement顯示這條路徑的時序要求是多少，Data Path顯示數(shù)據(jù)路徑上的延時，Logic Level顯示這條路徑的邏輯級數(shù)，而Clock Path Skew和 Clock Uncertainty則顯示時鐘路徑上的不確定性。

以上圖這條路徑來舉例，通過Summary我們可以得到這樣的信息：這是一條clk時鐘域內(nèi)的路徑，時鐘周期為3.125ns，這條路徑有0.268ns的時序違例。違例的主要原因是邏輯級數(shù)較高導致的數(shù)據(jù)鏈路延時較大，但連線延時的比例也較高，所以可以仔細看看這條路徑的數(shù)據(jù)路徑上有沒有可能改進布局、降低扇出或者是減少邏輯級數(shù)的優(yōu)化方向。

report_timing

report_timing是更具體的時序報告命令，經(jīng)常用來報告某一條或是某些共享特定節(jié)點的路徑。用戶可以在設(shè)計的任何階段使用report_timing，甚至是一邊設(shè)置XDC，一邊用其來驗證約束的可行性與優(yōu)先級。在Vivado IDE中可以由Tools > Timing > Report Timing 調(diào)出其圖形化設(shè)置窗口。

與report_timing_summary類似，調(diào)整選項后對應(yīng)的Tcl命令也會在Command欄生成，在Targets一欄還可以設(shè)置需要報告路徑的起始點/途經(jīng)點/結(jié)束點，可以三個都設(shè)置或是僅設(shè)置其中任何一項，每一項都支持通配符匹配甚至是正則表達式查找。report_timing報告出的路徑延時與report_timing_summary中具體到每根路徑上的報告一致，可以以此為依據(jù)幫助我們定位時序失敗的原因。

用report_timing來報告時序其實還有一些更常見的應(yīng)用場景，用來幫助我們設(shè)置和驗證約束，尤其是那些時序例外約束。

舉例來說，在設(shè)計過程中我們約束了一條或數(shù)條多周期約束，不同于UCF必須讀入約束后重跑設(shè)計，我們可以直接在Tcl Console中輸入這條XDC，無需重跑設(shè)計，直接用report_timing來驗證。在隨之顯示的時序報告Summary部分可以看到Timing Exception后列出這條路徑被設(shè)置了怎樣的時序例外約束（注意，不加額外option時，以下兩條命令都僅針對setup check ）。

單純的一條多周期約束沒有什么特別，但是如果使用了通配符后的時序例外有重疊的情況下，Vivado會根據(jù)優(yōu)先級來決定對某條路徑應(yīng)用怎樣的約束。當設(shè)計較大，XDC較多時，一邊設(shè)置XDC一邊用report_timing來驗證就變得尤其重要。

另外，僅僅輸入report_timing而不加任何option，Vivado便會報告出時序違例最嚴重的那條路徑，方便我們快速了解當前設(shè)計的WNS，找到最差的那條路徑。在驗證I/O約束時也常常用到report_timing，只要指定-from 某個輸入或是-to某個輸出便可以快速驗證當前設(shè)計在接口上的時序。

get_timing_paths

除了上述兩個大家比較熟悉的時序報告命令，Vivado中還提供一個get_timing_paths的命令，可以根據(jù)指定的條件找到一些特定的路徑。我們可以利用其返回值中的一些屬性來快速定位設(shè)計中的問題。

例如邏輯級數(shù)這個影響FPGA性能的一大因素，因為經(jīng)常隱藏在時序報告后很難被發(fā)現(xiàn)。在Vivado中，除了借助綜合后的報告來找到那些可能因為邏輯級數(shù)較高而導致的時序難滿足的路徑外，還有一個更直接的辦法，可以一次性報告出設(shè)計中那些高邏輯級數(shù)的路徑，方便我們有針對性的深入分析和優(yōu)化。

下圖這個例子報告了時序最差的10條路徑的邏輯級數(shù)。需要注意的是，在綜合后和在布局布線后用一樣的腳本報告出的結(jié)果會稍有不同，對邏輯級數(shù)較為關(guān)注的情況，還是建議以綜合后的結(jié)果為主要依據(jù)。