數(shù)字秒表由計數(shù)顯示電路、復(fù)位電路、控制電路與電源電路組成。通過計數(shù)電路、譯碼電路在顯示器上輸出，以上部分組成計數(shù)顯示電路；通過電源清零電路和反饋清零電路實現(xiàn)復(fù)位功能，構(gòu)成復(fù)位電路；利用啟動開關(guān)和停止開關(guān)控制觸發(fā)器產(chǎn)生啟動/停止信號，實現(xiàn)秒表的啟動和停止動能，構(gòu)成控制電路；在整個秒表中，電源電路是采用外接電源來實現(xiàn)的。經(jīng)過布線、焊接、調(diào)試等工作，數(shù)字秒表成形。在秒表電路中利用一個譯碼器譯出計數(shù)器所計時間并經(jīng)LED顯示器顯示出來，利用控制電路對秒表進行啟動/停止控制。當(dāng)計時結(jié)束后，利用復(fù)位電路對其進行復(fù)位。

在整個秒表中最關(guān)鍵的是如何獲得一個精確的100HZ計時脈沖，除此之外，數(shù)字秒表需有清零控制端，以及啟動控制端、保持保持，以便數(shù)字時鐘能隨意停止及啟動。數(shù)字秒表顯示由時（12或24進制任選）、分（60進制）、秒（60進制）、百分之一秒（一百進制）組成，利用掃描顯示譯碼電路在八個數(shù)碼管顯示。

設(shè)計內(nèi)容及步驟：

1、根據(jù)電路持點，用層次設(shè)計概念。將此設(shè)計任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口，同時加深層次化設(shè)計概念；

2、軟件的元件管理深層含義，以及模塊元件之間的連接概念，對于不同目錄下的同一設(shè)計，如何熔合；

3、適配劃分前后的仿真內(nèi)容有何不同概念，仿真信號對象有何不同，有更深一步了解。熟悉了CPLD/FPGA設(shè)計的調(diào)試過程中手段的多樣化；

4、按適配劃分后的管腳定位，同相關(guān)功能塊硬件電路接口連線；

5、所有模塊盡量采用VHDL語言設(shè)計。

推薦閱讀：http://m.xsypw.cn/dianlutu/187/20180201628251_2.html