結(jié)合vivado的sdk開(kāi)發(fā)工具記錄
vivado搭建一個(gè)簡(jiǎn)單PS 的工程（記得勾選uart），生成bit，導(dǎo)出硬件，啟動(dòng)sdk，新建he....
學(xué)習(xí)編程與武功絕學(xué)
學(xué)習(xí)編程與武功絕學(xué)武俠小說(shuō)中，各路俠客綠林好漢都是從基本功開(kāi)始一招一式學(xué)起，掌握了足夠多的招式后，加....
GTX/GTH收發(fā)器時(shí)鐘架構(gòu)應(yīng)用
在PCIe模式中，PCLK是FPGA邏輯接口，用來(lái)同步并行接口數(shù)據(jù)傳輸。在Gen1應(yīng)用中推薦的PCL....
學(xué)習(xí)編程與武功絕學(xué)
C 語(yǔ)言高效、靈活、功能豐富、表達(dá)力強(qiáng)、作為一門(mén)基礎(chǔ)的底層語(yǔ)言與九陽(yáng)神功偏內(nèi)功是一致的，九陽(yáng)真經(jīng)著重....
關(guān)于高速ADC測(cè)試和評(píng)估應(yīng)用
原文標(biāo)題：編輯推薦：高速ADC測(cè)試和評(píng)估應(yīng)用筆記 文章出處：【微信公眾號(hào)：FPGA之家】歡迎添加關(guān)注....
Verilog HDL語(yǔ)言的數(shù)據(jù)類(lèi)型和運(yùn)算符
標(biāo)識(shí)符可以是一組字母、數(shù)字、下劃線(xiàn)和$符號(hào)的組合，且標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線(xiàn)。
Verilog HDL課程詳細(xì)介紹
原文標(biāo)題：非常詳細(xì)的Verilog講義教程 文章出處：【微信公眾號(hào)：FPGA之家】歡迎添加關(guān)注！文章....
nanomsg的基本使用
上次的推文實(shí)用 | 分享幾個(gè)非常實(shí)用的開(kāi)源項(xiàng)目中有提到過(guò)nanomsg，正好最近的工作中也有用到na....
AXI4 、 AXI4-Lite 、AXI4-Stream接口
AXI4 是一種高性能memory-mapped總線(xiàn)，AXI4-Lite是一只簡(jiǎn)單的、低通量的mem....
Vivado—DCP復(fù)用
在Vivado的設(shè)計(jì)流程各個(gè)階段里，采用統(tǒng)一的數(shù)據(jù)模型:DCP(design checkpoint)....
關(guān)于VHDL編碼風(fēng)格
區(qū)別來(lái)了，很明顯，第一份代碼因?yàn)橛胦utput <= output + 1的原因，左右兩端使用了相同的信號(hào)，混淆當(dāng)前狀態(tài)和下一狀態(tài)，下一狀態(tài)被隱藏起來(lái)。但第二份代碼綜合出來(lái)的很明顯，nxt是下一狀態(tài)，并且nxt是通過(guò)當(dāng)前狀態(tài)output得到的。
Canny算子計(jì)算流程
不等式右邊第一項(xiàng)系數(shù)為當(dāng)前x與y方向梯度值的較小值，第二項(xiàng)系數(shù)為當(dāng)前x與y方向梯度的較大值與較小值之....
FIFO最小深度計(jì)算的方法
由于平時(shí)我們工作中，F(xiàn)IFO都是直接調(diào)用IP核，對(duì)于FIFO深度選擇并沒(méi)有很在意，而在筆試面試過(guò)程中....
基于FPGA的DDS設(shè)計(jì)方案
隨著電子技術(shù)的不斷發(fā)展，傳統(tǒng)的頻率合成技術(shù)逐漸不能滿(mǎn)足人們對(duì)于頻率轉(zhuǎn)換速度、頻率分辨率等方面的追求，....
SPDK Thread模型設(shè)計(jì)與實(shí)現(xiàn) NVMe-oF的使用案例
SPDK Thread 模型是SPDK誕生以來(lái)十分重要的模塊，它的設(shè)計(jì)確保了spdk應(yīng)用的無(wú)鎖化編程....
AXI4-Stream Video 協(xié)議和AXI_VDMA的IP核介紹
本文主要介紹關(guān)于A(yíng)XI4-Stream Video 協(xié)議和AXI_VDMA的IP核相關(guān)內(nèi)容。為后文完....
門(mén)控時(shí)鐘實(shí)現(xiàn)低功耗的原理
只有當(dāng)FPGA工程需要大量降低功耗時(shí)才有必要引入門(mén)控時(shí)鐘，若必須引入門(mén)控時(shí)鐘，則推薦使用基于寄存器的....
c語(yǔ)言如何最快入門(mén)
C語(yǔ)言一經(jīng)出現(xiàn)就以其功能豐富、表達(dá)能力強(qiáng)、靈活方便、應(yīng)用面廣等特點(diǎn)迅速在全世界普及和推廣。
時(shí)鐘IP核常用設(shè)置
? ISE版本為14.7 1、時(shí) 鐘IP核(Clocking Wizard) 第一頁(yè) Clockin....
ADRV9009功能描述
ADRV9009是一款高集成度射頻（RF）、捷變收發(fā)器，提供雙通道發(fā)射器和接收器、集成式頻率合成器以....
串級(jí)PID的相關(guān)概念
什么是串級(jí)PID？顧名思義就是兩個(gè)串起來(lái)的PID，下面是一個(gè)雙閉環(huán)的例子，外環(huán)是位置環(huán)，內(nèi)環(huán)是速度環(huán)....
AXI_GP接口和AXI_HP接口的相關(guān)內(nèi)容
學(xué)習(xí)關(guān)于ZYNQ IP核中的GP接口和HP接口的異同，介紹關(guān)于A(yíng)XI_GP接口和AXI_HP接口的相....
格雷碼的編制規(guī)律
格雷碼（Gray Code）是由貝爾實(shí)驗(yàn)室的弗蘭克·格雷（Frank Gray，1887-1969）....
函數(shù)的具體實(shí)現(xiàn)
在嵌入式軟件開(kāi)發(fā)中，一個(gè)項(xiàng)目往往需要多人協(xié)作完成。
在SpinalHDL中的對(duì)應(yīng)關(guān)系及聲明形式
針對(duì)SpinalHDL中的兩大類(lèi)型Reg、Wire，來(lái)梳理下在SpinalHDL中的對(duì)應(yīng)關(guān)系及聲明形....
如何用單片機(jī)實(shí)現(xiàn)數(shù)字濾波
單片機(jī)主要作用是控制外圍的器件，并實(shí)現(xiàn)一定的通信和數(shù)據(jù)處理。但在某些特定場(chǎng)合，不可避免地要用到數(shù)學(xué)運(yùn)....
亞穩(wěn)態(tài)理論介紹
在同步系統(tǒng)中，數(shù)據(jù)始終相對(duì)于時(shí)鐘具有固定的關(guān)系 當(dāng)該關(guān)系滿(mǎn)足設(shè)備的建立和保持要求時(shí)，輸出將在其指定的....
UART的發(fā)展歷史及優(yōu)缺點(diǎn)
后來(lái)電傳打印機(jī)（teleprinters ）普遍使用5、6、7或8個(gè)數(shù)據(jù)位來(lái)表示各種字符編碼，最終成....
Vivado提供的參數(shù)選項(xiàng)
在FPGA設(shè)計(jì)里，設(shè)計(jì)仿真完成RTL代碼設(shè)計(jì)后便是交給設(shè)計(jì)套件進(jìn)行綜合及布局布線(xiàn)。在綜合過(guò)程里，Vi....
工商網(wǎng)監(jiān)