有些時(shí)候在寫完代碼之后呢，Vivado時(shí)序報(bào)紅，Timing一欄有很多時(shí)序問題。

在FPGA編碼中，經(jīng)常會遇到一些信號、模塊等被綜合工具優(yōu)化，而有些信號恰恰是我們需要的，或者需要觀測....

在使用JTAG仿真器在vivado環(huán)境下抓信號時(shí)，報(bào)如下錯(cuò)誤:

Vivado中對工程進(jìn)行綜合時(shí)，會彈出如下對話框

然后呢，各個(gè)軟件開始抓包，抓取問題數(shù)據(jù)進(jìn)行分析，如果是FPGA的話可能需要重新抓取數(shù)據(jù)，而編譯時(shí)間又....

某項(xiàng)目在完成算法模型的modelsim仿真之后，開始硬件上板調(diào)試。

有一天使用Vivado調(diào)用questasim(modelsim估計(jì)也一樣)，仿真報(bào)錯(cuò)

在vivado中的Settimg中，Target language可以選擇verilog，也可以選擇....

基于載波相位變化進(jìn)行調(diào)制，幅度和頻率不變，相位只有本相位和反轉(zhuǎn)180°兩種，星座圖為相互對稱的兩個(gè)點(diǎn)....

我在知乎看到了多bit信號跨時(shí)鐘的問題，于是整理了一下自己對于跨時(shí)鐘域信號的處理方法。