保持檢查從2-1開始。這是插入鎖定鎖存器的主要優勢和動機。保持是向后移位半周期，現在即使我們的時鐘偏移高達半個移位時鐘周期，我們仍具有足夠的裕量。這可以確保在這種情況下不會出現任何保持偏差。

　　建立檢查從2-3開始。在2-3期間鎖存器是透明的，這一階段中捕獲的任何數據都將被傳輸至觸發器4，直到邊沿 3(減去觸發器的建立時間)。我們可以看到，從觸發器1到鎖定鎖存器之間的建立檢查也可以輕松完成。1-2是默認檢查，但是鎖存器在整個半個周期的過程中都是透明的，在理想情況下，建立檢查可以向邊沿3位移。(這一概念被稱為鎖存器借用)。

　　此處，另外一個需要注意的重要事項是該鎖定鎖存器應具有與發出觸發器時鐘相同的時鐘，而不是與捕獲觸發器時鐘相同。正如我們在上面所看到的，觸發器3到鎖存器的保持檢查仍然是1-1(零周期檢查)。如果鎖定鎖存器具有與捕獲 觸發器時鐘相同的時鐘，我們將不會得到任何優點。因此，理想的解決方案是在時鐘樹結構中發出觸發器和鎖定鎖存器都由相同的時鐘緩沖器驅動。

　　以上示例說明，鎖存器可以在掃描移位路徑中有效地混合保持。也許有人會提出疑問，我們是否也可以通過插入保持緩沖器或延遲cell來修復這些偏離。但是，快速查看保持緩沖器的面積，延遲cell和鎖存器表明，保持緩沖器適合用于混合較小的保持偏離，但是如果偏離較大，則鎖存器在面積和延遲方面都比緩沖器更有優勢。使用延遲cell時，不同操作條件之間始終存在巨大的偏離風險，因此應當有選擇地、巧妙地使用這些cell。在另一方面，鎖存器在任何操作條件下始終存在半個周期的延遲。

　　在最后一節中，我們將考慮各種情況，找出在掃描鏈的發出和捕獲觸發器之間出現巨大的時鐘偏移時修復保持故障的最適合的解決方案。

　　不同情形

　　情形1：正-正邊沿觸發觸發器之間

　　我們在以上示例中包括了這一情況，可以使用負電平鎖存器。

　　情形2：負-負邊沿觸發觸發器之間

　　通過上述相同的模擬，可以使用正電平鎖存器。

　　情形3：負-正邊沿觸發觸發器之間

　　我們已經了解到保持在此處非常輕松。此處不需要鎖定元件。

　　情形4：正-負邊沿觸發觸發器之間

　　這是一個非常有趣的情形。從時序的角度來看，這種情況不會造成問題，但是在掃描移位中這是一個非法連接。由于在ATPG中，時鐘被視為返回至零波形(在移位完成后，時鐘將變為活動低電平)，如果我們允許這種交叉，我們將發現在掃描移位后，所有此類的正-負對在時鐘脈沖后將具有相同的值。因為所有觸發器都不是可以獨立控制的，因此這將導致測試覆蓋范圍減少。在拼接時應該避免出現這種情況，但是有時候無法避免，因為存在壓縮邏輯或硬宏。

　　我們可以在正和負觸發器之間插入一個正電平鎖定鎖存器，這樣將解決ATPG問題，但是同時也會帶來時序問題，因為保持檢查在從觸發器到鎖定鎖存器以及從鎖存器到負邊沿觸發器之間將再次變為零周期檢查。

　　另一個解決方案將插入一個啞觸發器，可以在這些觸發器之間的正邊沿或負邊沿上工作。應該注意的是，在移位后啞觸發器將仍然具有與第一個觸發器或第二個觸發器相同的值，這取決于它是在正邊沿觸發還是在負邊沿觸發，但這不會導致任何問題出現，因此它不是一種功能性觸發器，我們不會以任何方式在任何位置使用它來捕獲數據。如果我們決定插入正邊沿觸發器，發出 觸發器的時鐘延遲和該dummy 觸發器將相同，因為它將是零周期保持檢查，并且啞觸發器到下一個觸發器將是半周期保持檢查，同樣，如果我們插入啞負邊沿觸發器，捕獲觸發器和啞負邊沿觸發器的延遲是相同的。

　　這些就是設計中可能存在的觸發器之間的所有四種情況，但有時候這些情況并不十分明顯。例如，在掃描具有硬宏且是預拼接的設計時需要特別注意。許多情況下我們并不具備針對硬宏的netlist/spef/timing約束，因此我們建議在這些硬宏之前插入鎖定鎖存器，以防這些硬宏的所有者將其丟失。另外一個此類示例是burn-in模式，設計中的掃描鏈將被連接在一起，以便同時切換所有觸發器。因此同樣存在這種可能性，也就是說鏈中的最后一個元件和下一個鏈的第一個元件具有時序關鍵邏輯或無效的正-負交叉。對于此種情形，理想的情況下應該注意RTL本身，因為設計者在將這些掃描鏈連接在一起能夠更好地了解掃描元件的順序。如果未將其考慮在內，最佳的做法是在每個鏈的結尾處插入相應的鎖定鎖存器。

　　通過采用上述技巧和指導，設計者可以在其芯片上實現強大的掃描結構。在出現建立故障的情況下，設計可以在更低的頻率上運行，但是在出現任何重大保持故障時，邏輯的既定功能是無法預測的。掃描位移中的保持故障非常嚴重。它會在測試期間極大地縮小測試覆蓋范圍。因此，我們需要一個強大的掃描結構，解決我們前面所討論的潛在的掃描移位故障問題。相應的鎖定類型元件可以完美地解決此類問題，因為它可以在任何操作條件下確保半個周期的延遲。