FPGA最優化是代碼重寫的最后一個實例。設計人員可以重寫C/C++代碼，以更高效地利用特定FPGA資源，從而可以改善時序并減小存儲區域的使用。該類最優化方面的兩個具體實例是比特寬度最優化與嵌入式DSP模塊 (DSP48) 的高效使用。高效利用DSP48可以改善時序并提高FPGA資源利用率。

我們利用內置C/C++數據類型（例如short、int）來編寫C/C++參考代碼，同時利用18位定點數據類型來表示矩陣元素。我們已經利用C++模板類來表示任意精度的定點數據類型，因此可減少FPGA資源的使用并將時序影響最小化。

圖8是一個先執行乘法后執行減法的C++模板函數，而輸入操作數寬度是需要設置的參數。可將這兩個運算操作映射至嵌入式DSP48模塊中。在圖8中，有兩條指令指示高級綜合工具用最多兩個時鐘周期來調度這些操作并使用寄存器來存儲輸出返回值。

圖 8 針對 DSP48 有效利用的 FPGA 性能最優化

生產力度量指標

在圖9中，我們繪出利用AutoESL的AutoPilot所生成設計的規模大小（即FPGA資源使用情況）隨時間變化的曲線，并與傳統系統生成器 (RTL)的實現過程相比較。利用高級綜合工具，我們可以實現很多有效的解決方案，且這些解決方案的規模隨時間而變化。因此，設計人員可根據代碼重組的數量，在獲取解決方案的速度與解決方案的規模大小之間做出權衡。另外，RTL 解決方案只有一種，而且開發周期較長。

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圖 9 FPGA 資源用量隨著開發時間增加而下降

我們已經觀察到可以用相對較少的時間來獲得幾個明顯比傳統RTL解決方案使用更多FPGA資源（例如區域）的綜合解決方案。另一方面，設計人員也可自行決定在工具專家等級下工作，通過執行更高級的C/C++代碼重組技術（例如特定FPGA的最優化），實現用更少的FPGA資源生成更多的解決方案。

最后，因為我們是在C/C++級執行所有驗證，從而可以避免耗時的RTL。因此，在 C/C++ 級執行設計驗證將明顯縮短總體開發時間。

質量結果

在圖10中，我們對比了分別利用高級綜合工具與系統參考生成器（基本屬于結構化的RTL設計，顯示使用如DSP48模塊的FPGA基元）這兩種不同方法來實現的完整球形解碼器，在其最終FPGA資源使用量和總體開發時間這兩方面進行了比較。AutoESL開發時間包括工具學習、產生結果、設計空間探測與詳細驗證所需要的時間。

圖 10 質量結果的度量標準體現了 AutoESL 優勢。

為了更精確地比較，我們利用針對Virtex-5 FPGA的最新Xilinx ISE 12.1工具重新實現RTL參考設計。同樣，我們利用針對同類FPGA的ISE 12.1來執行由AutoESL AutoPilot生成的RTL。圖10顯示AutoESL AutoPilot節約FPGA資源效果明顯，主要是因為在實現矩陣求逆模塊時實現了資源共享。

我們也觀察到寄存器的使用數量明顯減少，查找表 (LUT) 的使用量略有提高。產生這種結果的部分原因在于 AutoESL
實現過程中延遲線被映射至 SRL16（例如 LUT），而在系統生成器方案中，則利用寄存器實現上述功能。在其它模塊中， 我們交替使用BRAM 與 LUTRAM，導致信道預處理器的 BRAM 使用率較低。

AutoESL AutoPilot完成對底層FPGA實現細節的抽象（例如時序與流水線設計）。與使用傳統RTL設計方案相比，其產生的質量結果更具競爭力。C/C++級驗證避免使用耗時的RTL仿真，從而可以減少總體開發時間。但是，對于具有挑戰性的復雜設計而言，如果想取得卓越的效果，則必須給出優異的宏架構定義，且必須具備扎實的FPGA設計工具知識，還要有理解與解釋FPGA工具報告的能力。