隨著數字系統性能的提高，設計人員需要越來越細心地關注時鐘發生和分配電路的設計，以避免時鐘分配時序出現差異或不確定性。此類問題會降低系統性能，減少時序余裕，或導致功能錯誤。為了避免時序偏移相關的問題，設計人員可以使用零延遲時鐘緩沖器。

　　典型同步數字系統使用公共時鐘來讓操作按順序執行。此時鐘必須分配給所有順序元件，使系統以期望的速率運行，并通常使用閉環控制來減小時序偏移。零延遲時鐘緩沖器使用鎖相環 （PLL） 來保證緩沖的時鐘輸出與參考時鐘輸入保持一致，從而確保時鐘時序近乎完美。

　　本文介紹零延遲時鐘緩沖器，利用 Cypress Semiconductor、Integrated Device Technology Inc. （IDT） 和 ON Semiconductor 的示例解決方案解釋其工作原理，并詳細說明如何控制時鐘偏移。本文還會探究測試方法，以確保這些器件的穩定性。

　　時鐘偏移

　　在同步數字系統中，時鐘可能在不同時間到達電路的不同部分，從而導致時鐘偏移。時鐘偏移可能會減小時序余裕，并導致系統出現故障（圖 1）。

圖 1：時鐘時間偏移可能影響流水線寄存器操作的簡單示例。偏移的時鐘可能會違反建立和/或保持時間要求，導致輸出狀態不確定。（圖片來源：IDT）

　　考慮一個由兩個寄存器組成的簡單同步系統。數據以流水線方式通過寄存器，使得寄存器 X 的輸出 QX 成為寄存器 Y 的輸入。時鐘通過獨立緩沖器饋入寄存器，分別指定為 CLK1 和 CLK2。如果時鐘之間沒有偏移，如圖 （a） 所示，那么滿足寄存器建立 （tSUx） 和保持 （tHx） 時間要求的數據狀態 N，會在寄存器 X 傳播延遲后的第一個時鐘邊沿，鎖定到該寄存器的輸出 QX 中。CLK2 上的相同時鐘邊沿導致 QX 的前一狀態 N-1 被該寄存器 Y 讀取，并在該寄存器的傳播延遲后出現在輸出 QY 中。

　　如果 CLK1 和 CLK2 之間存在時間偏移，如圖 （b） 所示，那么當 CLK2 出現時，QX 可能處于轉換狀態。寄存器 Y 的輸入可能不滿足寄存器建立或保持時間要求；輸出可能不確定，從而導致錯誤。

　　為確保時鐘偏移最小，設計人員應讓印刷電路的印制線長度匹配，選擇具有相似傳播延遲的緩沖器和其他時鐘元件，并且平衡多個時鐘源的負載。雖然這些技術有所幫助，但一般需要使用零延遲時鐘緩沖器才能獲得對時鐘偏移的良好控制。

　　控制時鐘偏移

　　引起時鐘偏移的可能原因有很多。最明顯的原因是時鐘信號在印刷電路上通過的路線長度是不同的。其他偏移來源包括：時鐘通過的有源器件傳播延遲各不相同，時鐘緩沖器的負載不同，或者緩沖器存在溫度差異。雖然可以控制其中一些影響，但設計人員經常使用有源器件和 PLL 來將時鐘重新與參考時鐘同步。

　　PLL 電路用于控制頻率和相位。可以配置為倍頻器、解調器、跟蹤發生器或時鐘恢復電路。每種應用需要不同的特性，但它們都使用圖 2 所示的同一基本電路概念。

圖 2：配置為倍頻器的 PLL 框圖。它基本上是一個反饋控制系統，控制壓控振蕩器 （VCO） 的相位。（圖片來源：Digi-Key Electronics）

　　圖 2 顯示了一個配置為倍頻器的基本 PLL 框圖。該電路的操作是所有 PLL 的典型操作。它基本上是一個反饋控制系統，控制 VCO 的相位。輸入信號施加到相位檢測器的一個輸入。另一個輸入是來自 N 分頻計數器輸出的反饋信號。通常，兩個信號的頻率幾乎相同。

　　相位檢測器的輸出是一個與兩個輸入的相位差成比例的電壓。此信號施加于環路濾波器。該環路濾波器決定了 PLL 的動態特性。濾波后的信號用于控制 VCO。請注意，VCO 的輸出頻率是提供給頻率基準輸入 （FIN） 的輸入頻率的 N 倍。該輸出信號通過 N 分頻計數器返回至相位檢測器。

　　通常，環路濾波器設計為與 PLL 應用所需的特性匹配。如果 PLL 要采集和跟蹤信號，則環路濾波器的帶寬將大于固定輸入頻率情況下的預期帶寬。PLL 接受并鎖定的頻率范圍稱為捕獲范圍。PLL 鎖定并跟蹤信號之后，PLL 所遵循的頻率范圍稱為跟蹤范圍。一般來說，跟蹤范圍大于捕獲范圍。PLL 環路濾波器還決定了信號頻率能以多快的速度改變，同時仍保持鎖定。這就是最大壓擺率。環路濾波器帶寬越窄，可實現的相位誤差越小。其代價是響應速度變慢，捕獲范圍縮小。時鐘應用中使用的 PLL 主要在固定頻率下工作。

　　零延遲時鐘緩沖器

　　零延遲緩沖器是一種可以緩沖時鐘信號的器件，從單個參考時鐘輸入產生多個時鐘輸出。多個緩沖時鐘輸出相對于參考時鐘輸入的延遲很小或沒有延遲，并且輸出之間的偏移很小。Cypress Semiconductor 的 CY2308SXC-3T 零延遲緩沖器的簡化框圖如圖 3 所示。

圖 3：CY2308SXC-3T 八輸出零延遲緩沖器使用 PLL 來同步所有輸出，使輸出之間的時間偏移接近零。（圖片來源：Cypress Semiconductor）

　　零延遲緩沖器采用積分 PLL 構建，接受參考輸入 （REF） 和反饋輸入 （FBK） 作為其相位檢測器的輸入。反饋輸入由用戶選擇的輸出之一驅動。PLL 的內部相位檢測器調節 VCO 的輸出相位，使其兩個輸入沒有相位差或頻率差。其中一個緩沖的時鐘輸出及其負載選擇為反饋信號，通過相位檢測器反饋給 PLL。無論該輸出端的負載如何變化，PLL 都會動態補償這些輸出負載變化，使得從輸入到驅動反饋的輸出延遲為零，而不論其輸出負載有多大。

　　CY2308 系列有兩組四路輸出，工作頻率范圍為 10 至 133 MHz。輸入到輸出時間偏移小于 250 ps，輸出之間的時鐘偏移小于 200 ps。通過改變用于反饋輸入的輸出端負載電容，可以調整輸入到輸出時間偏移。

　　該產品系列提供多種二分頻分頻器配置。選擇的器件是帶“-3”的變型，如框圖所示，它有兩個這樣的分頻器。此配置允許用戶獲得兩倍于或四倍于參考時鐘輸入頻率的輸出。

　　最常用的零延遲緩沖器配置有五個輸出，有多家制造商的產品可供選擇。Cypress Semiconductor 的 CY2305SXI-1HT、IDT 的 2305-1DCGI8 和 ON Semiconductor 的 NB2305AI1HDR2G 是非常類似的器件。它們都有五個緩沖的時鐘輸出、一個 CLKOUT 端口，以及四組時鐘輸出。與 CY2308 不同，PLL 反饋點固定在單個 CLKOUT 信號上。

　　零延遲緩沖器動態特性

　　零延遲緩沖器中的 PLL 基本上是反饋控制系統。動態特性由 PLL 環路濾波器控制。同任何控制系統一樣，重要的是評估反饋環路響應瞬態輸入的動態特性。一種評估方法是，施加一個含階躍變化的輸入來評估階躍響應（圖 4）。

圖 4：在 66.67 MHz 使用 1 弧度相位階躍評估 CY2305 零延遲緩沖器的階躍響應。左上方網格為輸入信號，右上方網格為輸出信號。（圖片來源：Digi-Key Electronics）

　　輸入信號是 66.67 MHz 正弦波，在所采集信號窗口的中心有一個 1 弧度的階躍。此波形由任意波形發生器 （AWG） 產生。CY2305 零延遲緩沖器的輸入和輸出均使用示波器采集，時基設置為每格 10 μs。

　　圖 4 左上方網格為輸入信號，右上方網格為輸出信號。時間間隔誤差 （TIE） 是實測時鐘邊沿與其理想位置的時間差，并且是針對每個波形測量的。實際上，它是以一個固定時鐘速率（本例為 66.67 MHz）為基準的信號的瞬時相位。輸入和輸出的每個時鐘周期的 TIE 值繪制為一個波形，稱為 TIE 軌跡。輸入軌跡是左上方起的第二個網格。這里，相位的階躍是可見的，幅度為 2.4 ns。該值表示 66.67 MHz 時鐘頻率的 1 弧度相移。

　　右上方起的第二條跡線是輸出的 TIE 軌跡。輸出軌跡顯示了一些過沖，并穩定在新的平均值以匹配輸入變化。從上往下數的第三條跡線顯示了左側輸入和右側輸出的水平擴展縮放跡線。輸入階躍的細節顯示躍變很干凈。

　　放大輸出可以看出一些過沖，然后在一個大約 500 ns 持續時間的周期內快速穩定到新的平均值。對于如此大的相位階躍，這是一種表現良好的階躍響應。它迅速穩定下來，沒有不穩定振蕩響應的跡象。

　　下方兩條跡線是對輸入（左）和輸出（右）的水平擴充展示。在輸入中可以清楚地看到相位階躍很大，但在此時間尺度上，慢速輸出響應不是那么顯而易見。

　　結語

　　高性能數字系統的設計人員需要不斷地細心關注時鐘發生和分配電路的設計，以避免時鐘分配時序的差異或不確定性。此類問題會降低系統性能，減少時序余裕，或導致功能錯誤。

　　如上所述，當傳播多個時鐘信號并與主時鐘信號保持同步時，零延遲緩沖器是實現主動控制的好工具。即使檢測到輸出端發生明顯的負載變化，也能出色地執行跟蹤。但是，如本文所述，設計人員需要仔細評估零延遲緩沖器的反饋環路動態特性，以確保其滿足應用要求。