CLK 端口的作用是將 FPGA 內(nèi)部的晶振時鐘轉(zhuǎn)化為項目所需的時鐘。轉(zhuǎn)化方法為通過四個分頻器將輸入的晶振時鐘 SCK 分別轉(zhuǎn)化為計數(shù)器所需的 CLK1，溫濕度傳感器所需的時鐘 CLK2，氣壓傳感器所需的 CLK3 以及上級端口所需的 CLK4。

其中計數(shù)器所需的時鐘頻率較低，所以需要分頻器 1 需要對 SCK 進行 10 萬倍的分頻。而 clk2 需要 1MHZ 的時鐘，所以要對 分頻器 2 進行 125 分頻。

相關(guān)程序為：

entity cl k is

Port （ sck ： in STD_LOGIC;

clk1 ： out STD_LOGIC;

clk2 ： out STD_LOGIC;

clk3 ： out STD_LOGIC;

clk4 ： out STD_LOGIC）;

end clk;

architecture Behavioral of clk is --分頻器 1，為計數(shù)器提供時鐘 CLK1

begi n

process（sck）

variable x:std_l ogic;

variable n:integer range 0 t o 49999：=0; --因計數(shù)器頻率較低，故對 FPGA 內(nèi)部

- -振進行 10 萬倍分頻

begin

x：=‘0’;

clk1《=x;

if（rising_edge（sck））then

if（n=49999）then

n：=0;

x：=not x;

else n：= n+1;

end if;

end if;

end process;

process（sck） --分頻器 2 產(chǎn)生溫濕度傳感器所需時鐘

variable n:integer range 0 t o 124：=0; --時鐘為 125 分頻，將 125MHZ 的晶振

--鐘轉(zhuǎn)化為 1MHZ 的傳感器所需時鐘

variable x1，x2:std_logic;

begin

x1：=‘0’;

x2：=‘1’;

clk2《=x1 xor x2;

if（rising_edge（sck））then

if（n=124）then

n：=0;

x1：= not x1;

else n：= n+1;

end if;

end if;

if（falling_edge（sck））then

if（n=62）then

x2：= not x2;

end if;

end if;

clk3《=sck;

clk4《=sck;

end process;

end Behavioral;

2.2.2 計數(shù)器模塊

圖 2.3 計數(shù)器模塊