目前，DSP應用系統的研發一般都需要昂貴的專扇開發系統，而且大多是功能與用途特殊的產品且批量小，其成本主要花在長時間研發上。對于民品，時間就是市場占有率和金錢；對于軍品，時間就是戰斗力和生命。分層結構高速數字信號處理嵌入式系統的硬件和軟件都在很大程度上具有通用性，極大地降低了這一類產品的研發難度與研發周期。

1 系統組成

1．1 設計思路

一個工業測控儀表產品首先需要友好的人機界面、實時的數據采集與控制及準實時的高速數字信號處理。DSP專用芯片雖然具有強大的數字信號處理功能，但若用于人機界面設計將事倍功半，若用于強實時控制則極易被一個簡單任務耗盡資源。因此，系統的最佳設計方案是：采用體積小、結構緊湊可靠的PCI04工控機實現人機界面，以高速DSP芯片進行準實時數字信號處理，而強實時信號處理任務由復雜可編程邏輯器件(CPLD)和專用芯片(ASIC)完成。

    1．2 分層式的系統結構

根據以上思路，系統宜采用分層式結構，如圖1所示。其中，自定義系統總線(類似于GPIB總線)及接口模塊實現主機(層次一)對多個信號處理模塊(層次二、三)的監控，基于16位ISA并行接口的設計細節參見參考文獻[2]。對于監控主機，在通過了調試階段后，可以用單片機替代之以進一步減小體積重量，降低成本。在信號處理器模塊中，DSP芯片及其RAM與EPROM組成的最小系統構成第二層次，其硬件／軟件都具有通用性。真正與具體產品特定功能有關的是第三層次，它是由CPLD、ASIC芯片或級聯工作的從處理器構成的應用硬件模塊。隨著軟件無線電技術與器件的發展，非通用性功能越來越趨向．于用軟件實現，而應用硬件模塊則主要是高速CPLD、偏速模／數轉換器及數／模轉換器。因此第三層次也具有一定的通用性。

1．3 系統的特點

系統結構分層次后變得比較靈活，便于擴展。對于多通道并行數據處理，如材料分選，可采用多個信號處理器并聯結構；對于單通道高速數據處理，如雷達脈沖信號分選，可采用多個處理器級聯結構。 分層結構系統的功能強大。第三層次可以處理納秒級事件，如高速脈沖信號的瞬態參數測量；第二層次可以處理微秒、毫秒級事件，如數字濾波及高精度參數估計算法的實現；第一層次可以處理非實時但較復雜，的事件，如實現圖形用戶界面、存盤打印、數據庫管理以及網絡功能等。

第一、二層次在硬件上有完全的通用性，數字信號處理器的基本輸入輸出軟件(DSP-BIOS)及其對應的主機接口軟件也基本上具有完全的通用性，可編程器件的充分利用還可使第三層次在硬件上具有一定的通用性。因此，采用這種結構開發后續產品時，研發工作將越來越容易而且迅捷。

2 硬件／軟件協同設計過程

將上述具有通用性與分層結構的高速數字信號處理系統應用于具體產品設計時，首先要對硬件／軟件功能進行合理的劃分，這實際上是一個硬件／軟件協同設計的過程，如圖2所示。

第一步，確定應用系統具體功能及性能指標要求。

第二步，應用獨立于任何硬件／軟件的功能性規格方法對系統進行描述，如有限態自動機(FSM)、統一化的規格語言(CSP、HDLs、C、…)或其它基于圖形的表示工具。其作用是對硬件／軟件統一表示，便于進行功能的劃分和綜合。

第三步，從系統功能要求和限制條件出發，依據一定的算法，進行硬件／軟件的功能劃分。

第四步，對劃分結果作出評估。一種是性能評估(A)，另一種是對硬件／軟件綜合后的系統依據指令級評價參數作出評估(B)。如果評估結果不滿足要求，需重復第三步，重新劃分硬件／軟件的功能，直至獲得一個最佳的硬件／軟件實現為止。

一個大的科研項目都需要多所做人分工協作，以上所述實際上也是總體上為硬件組與軟件組所做的任務分配。在進行硬件系統基本功能調試的同時，軟件組可以編寫人機界面程序、數據庫操作程序、模擬數據與處理的脫機版程序。由于用規格語言對實際硬件／軟件功能描述存在失真情況，設計階段的硬件／軟件功能劃分也難免有不合理之處，但這可在聯機調試中得以修正。

3 關鍵技術

本文用TI公司的高速處理器芯片TMS320VC33實現通用數字信號處理嵌入式系統。

3．1 DSP-BIOS設計

DSP-BIOS軟件是實現數字信號處理嵌入式系統通用性的關鍵所在。TMS320VC33在微處理器(μP)模式下，復位后即運行DSP-BIOS軟件；如在微計算機(MP)模式下，復位后運行其內部固化的Boot-Loader程序，然后從外部低速RAM或串口讀取DSP-BIOS軟件并調入片內高速CACHE進行全速運行。

一個通用DSP-BIOS軟件應具有以下功能：

· DSP的初始化；

· 最小系統硬件的自檢；

· 與上位機的通信；

    · 接收上位機命令及命令處理；

· 從上位機下載應用程序并執行；

· DSP特殊寄存器的設置，如外總線等待周期數；

· DSP片上功能塊(定時器、中斷)的控制；

．I／O口的讀寫(單地址)；

· 存儲器的讀寫(成片地址)。

3．2 系統調試過程

系統的調試一般包括兩個過程：基本功能調試與正式應用功能調試。

基本功能調試的目的是排除硬件系統。設計與制作中存在的錯誤，并測試評估每一個子系統(模塊或芯片)的功能與性能。調試步驟如下：

· 按設計編程并燒寫DSP主板上的可編程邏輯器件(CPLD)，確認CPLD器件已正常工作。

· 調試確認DSP芯片。H1和H3信號是所有片內功能塊時序的同步時鐘，是測量關鍵點。

· 把DSP-BIOS軟件燒寫入Flash-ROM，調試確認DSP的Boot-Load過程。若BIOS程序未正常運行，可按流程圖3來調試。

    · DSP與PC機接口的調試。在圖1所示的分層系統結構中，同處層次二的多個信號處理模塊是多塊DSP板。各DSP板上都有撥碼開關設置的"ID"標識，主機發送的每個命令中都帶有板選碼，只有"ID"標識與板選碼相符的DSP才會響應該命令。因此，只需確認PC機能對一個DSP進行正常復位與其它控制即可。通信調試的關鍵是檢查各標志信號。

．DSP外設的調試。包括DSP板上的主內存，應用板(第三層次)上的RAM、I／O口及ASIC器件的控制接口等。

正式應用功能調試的主要目的是：排除應用軟件與應用板上硬件系統中存在的錯誤，并測試評估整個系統的功能與性能。調試步驟如下：

· 把調試用軟件提取為與硬件系統有關的一類子程序庫，加入到包括界面與數據庫操作的主程序中，形成聯機運行的正式應用軟件。

· 整個系統的功能與性能測試。當無法達到設計要求時，分析問題之所在，盡快修改應用軟件或硬件，甚至重新設計制作硬件系統。

· 精簡優化，去掉調試階段的冗余設計部分。但在用戶使用過程中仍有可能提出更高的要求，因此始終保持一定的資源余留是有必要的。

4 應用實例

用TMS320VC33來實現通用分層結構數字信號處理嵌入式系統，它已經被成功應用于多項軍用／民用產品。

4．1 電臺自動測試儀--單DSP系統

通信電臺在出廠前以及維護維修時，都要測試其性能指標，包括頻率響應、失真度、信噪比等。應此需求研制的電臺自動測試儀系統結構如圖4所示。該測試儀硬件系統主要由四大部分組成：數字化高速信號采集電路、數字信號處理器、多波段多制式的信號產生電路及上位機。信號采集電路中應用了高速數字下變頻器HSP50214，信號產生器應用了數字上變頻器AD9856，DSP在零中頻信號上進行處理，大大降低了對處理速度與容量的要求。因而單個DSP足以勝任對單個窄帶零中頻信號的多制式軟件調制與解調、濾波及參數估計等數字運算。

4．2 基于DSP的材料分選系統--多DSP并聯工作

為了適應市場需要，對材料(如糧食、礦物等)進行質量檢測與分選有著重要意義。分選是利用不同質量材料的重量、顏色、尺寸等物理特性不同的原理進行的。根據該原理，本實驗室開發研制了基于多DSP的材料分選控制系統。國內早期的分選系統智能部件都采用MCS-51系列的單片機，其控制功能基本可以滿足需要，但是它的計算精度和工作速度卻遠遠不夠，因此系統的分選精度等指標很難做高。本文所研制的新型分選系統采用高速浮點運算DSP芯片TMS320VC33完成多通道信號采集和分選的控制，使得分選精度和工作速度都得到了大幅度提高。每個DSP可以勝任80路5kHz帶寬的傳感器信號的分析處理，每臺工控機最多可管理16個DSP模塊的并行工作，因而總的分選速度是非常快的。分選系統組成框圖如圖5所示。

4．3 雷達對抗偵察信號處理機--多DSP級聯工作

雷達對抗偵察的任務是偵收并分析敵方雷達信號，為干擾或火力摧毀敵方雷達提供情報。為此研制了基于多CPU級聯工作的信號處理分機，如圖6所示。它包括：雷達信號預分選模塊、分選處理模塊、識別與綜合顯示模塊。在預分選模塊中，由第一個DSP對來自參數測量分機的高速雷達視頻脈沖串進行稀釋與粗略分類(按頻率分)，并把脈沖描述字(包括頻率f、方位、脈幅PA、脈寬PW、到達時間TOA等)通過雙口RAM傳遞給第二個DSP進行分選處理，以分離各部雷達的脈沖信號，從而測得各自技術參數。工控機獲得測量參數后與雷達情報數據庫比對，以識別敵方雷達類型、用途與威脅等級，為指揮決策提供依據。按處理速度、傳輸速度、存儲容量優化配置流水線上各級CPU的任務，可使整個系統達到最大處理能力。試驗表明其速度已符合實戰要求。

由于該分層結構高速數字信號處理系統的硬件具有通用性、軟件模塊化，使得在較短的時間內成功開發出多項產品成為可能。下一步的改進工作之一是用PCI接口卡(對臺式機而言)和USB2．0接口(對便攜機而言)替代當前的ISA接口卡，以提高傳輸速度；改進之二是用TMS320C6201替代當前的TMS320VC33，以進一步提高DSP的處理速度。但是，本文所介紹的系統硬件與軟件基本架構仍將是高端儀器設備產品開發和裝備研制的首選。