摘    要：本文是基于ADSP-TS101S的多芯片數(shù)字信號處理系統(tǒng)的實現(xiàn)方案。該系統(tǒng)應用于某雷達的信號處理機。文中首先介紹了多片TigerSHARC DSP芯片構成的信號處理系統(tǒng)組成；其次估計系統(tǒng)的運算量，所需計算時間；最后具體說明了CPLD產(chǎn)生復位信號及并-串轉換功能實現(xiàn)的方法。

引言
隨著人們對實時信號處理要求的不斷提高和大規(guī)模集成電路的迅速發(fā)展，作為數(shù)字信號處理的核心和標志的DSP得到了快速的發(fā)展和應用。本文基于ADI公司的一款DSP —— TigerSHARC，比較詳細地介紹了在信號處理系統(tǒng)中的一套具體實現(xiàn)方案。

圖1  信號處理機結構框圖

系統(tǒng)設計及各部分功能簡介
本系統(tǒng)是某雷達的信號處理機，通過ADC讀入中頻數(shù)據(jù)，DSP1、DSP2完成數(shù)據(jù)的脈沖壓縮和旁瓣抑制，DSP3、DSP4完成數(shù)據(jù)的積累和求模，DSP5實現(xiàn)視頻數(shù)據(jù)的歸一化、通過DAC輸出視頻數(shù)據(jù)和發(fā)送并行數(shù)據(jù)。系統(tǒng)結構如圖1所示。
本系統(tǒng)中，ADC采用具有12位有效數(shù)據(jù)位、25MSPS轉換速率的AD9225，將I、Q兩路模擬信號以某一采樣率轉換為數(shù)字信號，高10位送至DSP。
本系統(tǒng)采用TigerSHARC DSP，該芯片最高運行速度300MHz，內核指令周期3.3ns，每周期能夠執(zhí)行多達4條指令，24個16-bit定點運算和6個浮點運算，并包含6MB的片內SRAM，具有很高的存儲和運算性能，在信號處理領域應用價值很高。為了簡化系統(tǒng)硬件，減少DSP片間連線，系統(tǒng)的5個DSP以松耦合的鏈路方式進行連接。DSP1通過外部DMA方式讀入中頻解調后的I、Q路數(shù)據(jù)，DSP1對讀入的部分數(shù)據(jù)進行脈沖壓縮(匹配濾波)，并將處理后的數(shù)據(jù)及未處理數(shù)據(jù)通過鏈路口2發(fā)送給DSP2。DSP2對剩余的數(shù)據(jù)進行脈沖壓縮。DSP2將所有處理完的數(shù)據(jù)送至DSP3。由于要進行幾十幀的積累，數(shù)據(jù)量很大，DSP3和DSP4分別承擔一半數(shù)據(jù)的積累、求模運算。DSP4把求模結果發(fā)到DSP5。DSP5將數(shù)據(jù)歸一化生成視頻數(shù)據(jù)，視頻數(shù)據(jù)以DMA方式通過外部口送出。在不同工作模式下還要發(fā)送并行數(shù)據(jù)到CPLD。
程序加載：本系統(tǒng)采用EPROM程序引導方式。利用TigerSHARC DSP的鏈路口進行數(shù)據(jù)傳送時，每次發(fā)送字長必須設置4字，發(fā)送字數(shù)必須為4的倍數(shù)，且數(shù)據(jù)起始地址必須每4字對齊。故發(fā)送方DSP必須每次從EPROM讀入4個32位字，通過加載鏈路發(fā)送。
DAC采用具有10位有效數(shù)據(jù)位、125MSPS轉換速率的高速器件AD9750，將視頻數(shù)據(jù)以某固定速率轉換為模擬信號。

圖2脈沖壓縮濾波器算法框圖

圖3  TigerSHARC DSP的上電復位波形

CPLD完成數(shù)據(jù)鎖存、DSP的復位信號產(chǎn)生和將并行數(shù)據(jù)轉換為某波特率的串行數(shù)據(jù)輸出(串行輸出滿足RS-232標準)等功能。
時鐘：DSP內部均采用板內40MHz晶振產(chǎn)生的時鐘。A/D取樣時鐘應與系統(tǒng)時鐘鎖相，故將10MHz系統(tǒng)時鐘經(jīng)ICS 601M鎖相為40MHz，經(jīng)40ME腳輸入CPLD，分頻后產(chǎn)生A/D采樣時鐘信號，D/A采樣的工作時鐘也由它產(chǎn)生。單板調試時只能全部利用板內時鐘工作，故40ME要用跳線器選擇。
電源：TigerSHARC DSP有三個電源，數(shù)字3.3V，用于I/O供電；數(shù)字1.2V，用于DSP內核供電；模擬1.2V，用于內部鎖相環(huán)和倍頻電路供電。TigerSHARC DSP要求數(shù)字3.3V和1.2V應同時上電。若無法嚴格同步，應保證內核電源1.2V先上電，I/O電源3.3V后上電。本系統(tǒng)在數(shù)字3.3V輸入端并上大電容，數(shù)字1.2V輸入端并上小電容，使得3.3V充電時間大于1.2V充電時間，很好地解決了電源的供電先后問題。各片DSP的數(shù)字1.2 V電源各由一片MAX1951將+5V轉換成1.2V供給。所有DSP的模擬1.2V電源統(tǒng)一由一片REG1117A將模擬+5V轉換成1.2V供給。5片DSP的I/O 3.3V電源由一片REG1117將數(shù)字+5V轉換成3.3V統(tǒng)一供給。

系統(tǒng)運算量分析及
計算時間估計
根據(jù)信號雷達處理的任務，下面具體分析系統(tǒng)各組成部分運算量，估計所需計算時間。(信號處理每幀應小于1ms)
脈沖壓縮
采用FFT技術實現(xiàn)脈沖壓縮濾波，算法如圖2所示。根據(jù)運算需要，要做512、1024和4096點復數(shù)FFT。復數(shù)FFT完成后，它必須和預先存儲好的匹配濾波器系數(shù)H(k)相乘，需要做512、1024和4096個復數(shù)乘法，相乘結果還需做512、1024和4096點復數(shù)IFFT以獲得脈壓結果。TS101做1024點復數(shù)FFT(IFFT)在本系統(tǒng)的實際應用中大約需要50ms(工作在200MHz)。可以充分利用TS101雙運算塊，單指令多數(shù)據(jù)(SIMD)的特點，同時進行兩個距離單元的復數(shù)乘法，完成1024個復數(shù)乘法僅需15ms。這樣完成512、1024和4096點的脈沖壓縮，分別需要60ms、120ms和460ms。由于DSP1要采用DMA方式對每幀數(shù)據(jù)分段讀數(shù)，沒有充足時間進行4096點脈沖壓縮，因此將其放在DSP2中完成。
旁瓣抑制
采用時域綜合法對二相碼進行旁瓣抑制，在脈沖壓縮的匹配濾波系數(shù)中綜合旁瓣抑制系數(shù)，從而達到抑制旁瓣的效果。該算法是在脈沖壓縮的基礎上實現(xiàn)的，對DSP的運算量和時間不產(chǎn)生附加影響。
積累
積累采用滑窗積累法，計算量較少，TS101實現(xiàn)有較大時間富余。實際要求至少35幀積累，每個周期I、Q兩路共2×3200點，需約2×3200×35=224K字節(jié)的存儲空間。因此分別在DSP3、DSP4完成積累運算。

CPLD產(chǎn)生復位信號和
并-串轉換功能的實現(xiàn)
復位信號產(chǎn)生
TigerSHARC DSP的上電復位式較為特殊，在設計時應充分引起重視，本系統(tǒng)采用Altera公司的CPLD EPM7192產(chǎn)生上電復位波形和時序控制。上電復位波形要求如圖3所示。
這里應當注意：
tstart_LO在供電穩(wěn)定之后，必須大于1ms;
tpulse1_HI必須大于50個系統(tǒng)時鐘周期，小于100個系統(tǒng)時鐘周期；
tpulse2_LO必須大于100個系統(tǒng)時鐘周期。
DSP上電后的正常復位：低電平持續(xù)時間必須大于100個系統(tǒng)時鐘周期。
并-串轉換功能的實現(xiàn)
并行數(shù)據(jù)由DSP送至CPLD，通過CPLD將其轉換為串行數(shù)據(jù)按某固定波特率發(fā)送。經(jīng)試驗用MAX+plusII支持的AHDL語言編寫的程序實現(xiàn)并-串轉換功能，具有靈活、簡單和可擴展性強等優(yōu)點。具體程序就不再贅述。

結語
本文所介紹的多片TigerSHARC DSP在實時信號處理系統(tǒng)中的實現(xiàn)方案，已經(jīng)成功應用于某雷達的信號處理機的改進工作中。結構上，由原來的三塊電路板合并為一塊；芯片數(shù)量由原來的(ADSP21062)十幾片降為五片(ADSP TS101S)。在完成原有功能的基礎上還實現(xiàn)了一些提高性能的功能。并且新系統(tǒng)的功耗較原來大大降低，散熱量也很明顯的降低。實踐表明，由TigerSHARC DSP構成的系統(tǒng)硬件結構簡單，軟件編寫容易，且成本較低，具有較高的工程應用價值。