一 引言

在數字通信中，為了擴大傳輸容量和提高傳輸效率，通常需要將若干個低速數字碼流按一定格式合并成一個高速數據碼流流，以便在高速寬帶信道中傳輸。數字復接就是依據時分復用基本原理完成數碼合并的一種技術，并且是數字通信中的一項基礎技術。

當今社會是數字話的社會，數字集成電路應用廣泛。而在以往的PDH復接電路中，系統的許多部分采用的是模擬電路，依次有很大的局限性。隨著微電子技術的發展，出現了現場可編輯邏輯器件（PLD），其中應用最廣泛的當屬現場可編程門陣列（FPGA）和復雜可編程邏輯器件（CPLD）。本文就是用硬件描述語言等軟件與技術來實現一個基于CPLD/FPGA的簡單數字同步復接系統的設計。

二 基本原理及系統構成

1 基本原理

為了提高信道的利用率，使用多路信號在同一條信道上傳輸時互相不產生干擾的方式叫做多路復用。在時分制的PCM通信系統中，為了擴大傳輸容量，提高傳輸效率，必須提高傳速率。也就是說項辦法把較低傳輸速率的數據碼流變成高速率的數據碼流，而數字復接器就是實現這種功能的設備。

數字復接的方法主要有按位復接、按字復接、按幀復接，這里介紹最常用的按位復接。按位復接的方法是每次只依次復接每個支路的一位碼，復接以后的碼序列中的第1是時隙中的地1位表示第1路的第1位碼，第2位表示第2路的第1位碼，依次類推。這種復接方法的特點是設備簡單，要求存儲容量小，較易實現，目前被廣泛采用，但要求各個支路碼速和相位相同，本文也采用該方法。

同步復接是指被復接的各個輸入支路信號在時鐘上必須是同步的，即各個支路的時鐘頻率完全相同的復接方式，因此在復接前必須進行相位調整。

2 系統構成

數字復接系統由數字復接器和數字分接器兩部分組成。把兩個或兩個以上的支路數字信號按時分復用方式合并成單一的合路數字信號的過程稱為數字復接，把完成數字復接功能的設備稱為復接器。在接收斷把一路符合數字信號分離成各支路信號的過程稱為數字分離，把完成這種數字分接功能的設備稱為數字分接器。數字復接器、數字分接器和傳輸信道共同構成了數字復接系統。其框圖如下

圖1 數字復接系統框圖

上圖中定時單元給設備提供一個統一的基準時鐘，碼速調整單元是把速率不同的個支路信號，調整成與復接設備定時完全同步的數字信號，四路基群信號先各自經正碼速調整，變為2.112Mbit/s的同步碼流。復接器順序循環讀取四路碼流，并在每幀開頭插人幀定位信號，輸出8.448Mbit/s的標準二次群。另外在復接時還需要插入幀同步信號，以便接收端正確接收各支路信號。分接設備的定時單元從接收信號中提取時鐘，并分送給各支路進行分接，把幀定位信號拋掉，順序循環分別送人4個碼速恢復單元，扣除插人碼元，恢復成四路2．048Mbit/s的基群信號。

三 FPGA設計

本文意在引薦CPLD/FPGA的設計方法，因此以比較有代表性的較簡單的四路同步復接器作為例子加以研究。本次FPGA設計采用分層設計，頂層為整個系統的原理框圖（見圖1），用一些符號表示功能塊，然后把每個功能塊分成若干子模塊，各模塊獨立設計，下面就各模塊的設計思想進行詳細介紹。

1 四路復接器復接電路設計原理

簡單的思路同步復接器組成框圖如圖2。為了簡單和容易實現，堅定設計任務要求為：同步時鐘為256kHz，每個時隙為8位，四路支路信碼可通過撥碼開關預置；四路支路信碼以同步復接方式合成一路幀長為32位復用串行碼。其中一個時隙（一路支路信號）作為幀同步碼并去為x1110010（巴克碼），因此數據碼實際為三路共24位碼。

圖2 四路同步復接器原理圖模型

復接器的設計主要是由幾大模塊構成，分別是上圖中的時鐘、分頻器、內碼控制器、時序產生器、四路32位內碼（每路8位）產生器及輸出電路，下面分別討論個部分的設計。

（1）分頻器模塊

分頻器實際是一個計數器，在本例中，其作用是將由晶振電路產生的4096kHz的方波信號進行分頻，其16分頻（即256kHz時鐘）輸出端作為內碼的控制輸入端。在這里，分頻器為4位二進制計數器。

（2）內碼控制器和內碼產生器

內碼控制器其實也是一個分頻器，一個輸出端口輸出的三位并行信號作為內碼產生器的地址控制端（選擇輸入端），另一輸出端作為時序產生器的控制端，在硬件功能上相當于74LS151數據選擇器。而內碼產生器會循環并依次輸出從“000”“001”一直到“111”，這樣，內碼產生器每個時鐘節拍輸出一位碼，通過輸出電路送到合路信道上，最終形成一路串行碼流。四個內碼產生器就可產生四路獨立的8位數碼，并在內碼控制器的控制下輸出響應的數碼。

（3）時序產生器

時序產生器可產生脈沖為8個時鐘周期的四路時序信號。具體實現是：將內碼控制的二分頻端（即128kHz時鐘輸出端）通過一個32分頻器，其2分頻和四分頻輸出端作為2/4譯碼器的控制端，2/4譯碼器的四個輸出端，在經過反相器后，便得出本設計所要求的時序。

（4）輸出電路

在時序產生器產生的四路時序信號的控制下（時序也內碼相與），按照按位復接的復接方法依次將四路數碼接入同一信道，形成了一路串行碼，從而完成了四路數數據碼的復接。實現的關鍵是三態與門的利用，就是當時序信號的上升沿到來，并且在高電平持續時間內，響應的八位碼以Y0，Y1，Y2，Y3，Y4，Y5，Y6，Y7的順序依次輸出，而在其他情況下，則以高阻的形態出現，當經過一個時序周期（即32碼元）后，就輸出了一幀串行碼，從而實現了四路數據的同步復接。

2 分接電路設計原理

數字分接器是由同步、定時、分接和恢復單元組成。同步單元的功能是從接收碼中提取與發送單元相位一致的同步時鐘信號；定時單元的功能是通過同步單元提取的始終信號的推動，產生分接設備所需的各定時信號，如幀同步信號、時序信號可通過定時電路來產生，形成同步支路數字信號。恢復電路的功能是把被分離的同步支路數字信號恢復成原始的支路數字信號。其功能模型框圖如下：

圖3 四路分接器的功能模型框圖

該分接器由幀同步提取電路、位同步提取電路、時序恢復電路和分路器等組成。下面將分別討論各個模塊。

時序恢復電路

時序恢復電路的功能是在幀同步信號的控制下，根據每路信號時隙的長度，得到與各分路碼的位置和寬度對應的時序信號，利用時序信號可從串行復用信號序列中，截取分路信號，達到解復用的目的。

時序信號恢復方法是將同步碼用8位移位寄存器在時鐘的控制下移8位，然后以移位前的幀同步碼作為D觸發器的時鐘，以移位后的幀同步碼作為D觸發器的清零信號，則D觸發器的輸出所謂第一路時序碼；再講已移8位的幀同步碼移8位，即共移了16位，按照和上述同樣的方法，以移8位的幀同步碼作為另一個D觸發器的時鐘信號，而將移8位的幀同步碼作為其清零信號，則第二個D觸發器的輸出就是第2路時序信號；然后在將已移16位的幀同步碼又移8位，即移24位，將它作為第3個D觸發器的清零信號，而移了16位的幀同步碼作為第3個D觸發器的時鐘，則第3個D觸發器的輸出就是第3路時序信號。值得注意的是，上述的D觸發器的清零信號和時鐘信號，都是以下降沿作用，否則，得到的各時序信號將超前一個幀同步碼碼元寬度，在位置上就不正確了。

分路器模塊

分路器部分的功能是在時鐘信號和時序信號 的控制下，經過串/并變換、并/串變換將各路信號從合路信號中分離出來，并輸出低速率的連續的原始支路信號。

分路器模塊是由四個子模塊構成，每個子模塊對應一路支路信號分路電路，每個子模塊又分為三個部分，即串并變換器、分頻器和并/串變換器。串/并變換器的功能是，將接收到的串行復用信號按復用信號的時鐘，進行串并變換，并進行狀態鎖存。并/串變換器時鐘速率是復用信號對于的時鐘速率的1/4（用分頻器74161實現），以保證將復接器幀結構中的一個時隙擴展為一幀的寬度。而并/串變換器可利用串/并變換器中的狀態鎖存，以低速時鐘對并/串變換器的移位寄存器進行數據的低速移位。該并/串變換器包含兩個工作過程，首先完成并行數據的寫入功能，然后完成數據串行移位功能。

位/幀同步時鐘信號的提取

位同步時鐘信號提取電路是由豎子鎖相環來完成的，數字鎖相環接收來自時分復用數據信號，從中提取與發端相位同步的時鐘信號。

根據通信原理的理論，可采用連貫式插入法幀同步信號提取，幀同步信號提取應考慮到漏同步保護和防止假同步假同步現象。在本文中，只需將位同步信號和幀同步信號作為一個獨立的信源看待，具體設計不做討論。

結束語

系統仿真波形良好，除了允許范圍內的信號延遲外，能準確實現數字信號的復接和分接。而且本設計便于擴展，只需修改FPGA中相應控制參數，就可以實現高次群的復接與分接。該系統作為IP核應用于信號傳輸電路，對數字信號，或經PCM編碼調制后的語音信號進行處理，可提高信道的利用率和傳輸質量，也可以進行光電轉換后用于光纖通信或大氣激光通信中。

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