如今數(shù)字顯示設(shè)備中引起成本變化的主要因素是顯示屏。在設(shè)計(jì)階段，不斷推進(jìn)基于平臺(tái)的顯示設(shè)計(jì)的決策可以大大減少采購(gòu)成本。如果能支持多種顯示屏尺寸，原始設(shè)備制造商（OEM）能從一個(gè)供應(yīng)商那里得到較大的折扣。為了支持多種顯示屏供應(yīng)商的規(guī)范，OEM可以創(chuàng)建競(jìng)爭(zhēng)形勢(shì)以得到較低的價(jià)格。這兩種方案節(jié)省的開(kāi)支大于由于需要額外的器件而引起價(jià)格的上升，例如能實(shí)現(xiàn)基于平臺(tái)設(shè)計(jì)的FPGA。此外，多個(gè)供應(yīng)商的支持降低了連續(xù)供給的風(fēng)險(xiǎn)。

基于平臺(tái)的顯示設(shè)計(jì)的一些考慮

為了采用基于平臺(tái)的方法獲取最佳的成本節(jié)省和靈活性，系統(tǒng)設(shè)計(jì)者為系統(tǒng)挑選器件時(shí)須遵循下列準(zhǔn)則：不同地方的對(duì)圖形處理器的要求不同，可編程特性支持全球的多種標(biāo)準(zhǔn)和格式，加速終端產(chǎn)品的上市；整個(gè)系統(tǒng)I/O接口和控制邏輯集成支持現(xiàn)有的設(shè)計(jì)/ASSP芯片組橋接功能，諸如802.11a或者HiperLAN2和用戶(hù)定制的接口邏輯；現(xiàn)場(chǎng)可重編程支持不斷變化的標(biāo)準(zhǔn)和不斷更新的圖像處理算法。

圖1：可重構(gòu)FPGA支持多種屏尺寸、I/O標(biāo)準(zhǔn)和改變圖像處理算法。

先進(jìn)的FPGA能滿(mǎn)足所有這些要求，提供靈活的解決方案。最有效的FPGA解決方案是那些在顯示設(shè)計(jì)中用于圖像處理、存儲(chǔ)器控制和I/O支持的，能提供綜合的、基于可重編程平臺(tái)的解決方案。

帶有嵌入DSP解決方案的FPGA

系統(tǒng)設(shè)計(jì)的關(guān)鍵在于CPU/軟件、ASIC、ASSP和FPGA解決方案的平衡，決定基于平臺(tái)的顯示設(shè)計(jì)中可編程解決方案對(duì)哪一種功能是最佳的。通常選擇可編程器件時(shí)，需要對(duì)下面的三種電路的要求進(jìn)行評(píng)估：

1.低擺幅差分信令（RSDS）和低電壓差分信令（LVDS）支持屏接口；

2.DDR SDRAM支持圖像處理存儲(chǔ)器；

3.用于圖像處理功能的DSP功能和性能。

圖1中列出了滿(mǎn)足這些要求的FPGA解決方案。輸入至FPGA的是圖像處理芯片和其它的ASSP，諸如無(wú)線(xiàn)以太網(wǎng)。輸出包含屏驅(qū)動(dòng)電路和顯示定時(shí)發(fā)生器。此外，圖中間的FPGA塊實(shí)現(xiàn)圖像處理功能，支持多種廠商的屏、尺寸和地區(qū)要求。

在輸入部分，F(xiàn)PGA幫助設(shè)計(jì)者橋接ASSP功能至圖形處理器或系統(tǒng)處理器。橋接的例子包括無(wú)線(xiàn)以太網(wǎng)（802.11a/g，HiperLAN2）和用戶(hù)接口控制邏輯。下一代的顯示設(shè)備和投影儀或許通過(guò)802.11a或HiperLAN2支持無(wú)線(xiàn)以太網(wǎng)。此外，定制的用戶(hù)接口邏輯可以使開(kāi)發(fā)商的顯示產(chǎn)品與競(jìng)爭(zhēng)商的形成差異化。兩種功能均用一個(gè)FPGA解決方案來(lái)橋接或控制。

對(duì)于圖像處理部分，F(xiàn)PGA提供縮放、屏幕高寬比的轉(zhuǎn)換、色彩空間轉(zhuǎn)換、降噪和其它的視頻幀DSP功能，以支持多種不同尺寸的顯示屏和多家廠商。這些圖像處理算法可以是專(zhuān)有的，諸如輪廓的清晰度增強(qiáng)，這樣由于算法的不斷改進(jìn)可以形成產(chǎn)品的差異化。

有嵌入式DSP的FPGA能容易地進(jìn)行圖像處理的重復(fù)編程。一些低于10美元含有嵌入式DSP的FPGA支持3000MMAC，每MMAC小于0.3美分，這對(duì)于圖像處理功能來(lái)說(shuō)能節(jié)省成本。有嵌入式DSP功能的FPGA含有幾個(gè)乘法模塊，而一些FPGA也有嵌入的加法器、減法器和累加器，大大增強(qiáng)了圖像處理功能。雖然低成本FPGA工作在小于300MHz系統(tǒng)時(shí)鐘頻率，通過(guò)片上的多個(gè)DSP模塊并行執(zhí)行多個(gè)DSP功能可以達(dá)到高的DSP吞吐率（3000MMAC）。

另外，F(xiàn)PGA可以為DDR SRAM圖像處理幀緩沖器提供存儲(chǔ)器控制和接口。DDR存儲(chǔ)器在系統(tǒng)時(shí)鐘的上升沿和下降沿讀寫(xiě)數(shù)據(jù)，相對(duì)于傳統(tǒng)的SDR（單數(shù)據(jù)率），在相同的時(shí)鐘速率情況下，采用DDR有著雙倍的吞吐量。DDR SDRAM通常用于幀緩沖存儲(chǔ)器，需要用于圖像處理的大量低成本、快速的存儲(chǔ)器。

表1：RSDS和LVDS的電氣特性。

DDR SDRAM器件的DM數(shù)據(jù)屏蔽功能用來(lái)簡(jiǎn)化圖形顯示應(yīng)用的數(shù)據(jù)處理。取代執(zhí)行讀、修改、寫(xiě)周期以改變寬字中的一部分，屏蔽的寫(xiě)周期和DM屏蔽信號(hào)一起用來(lái)使能和禁止在寬字內(nèi)個(gè)別字節(jié)的寫(xiě)。因?yàn)閱蝹€(gè)寫(xiě)周期取代了讀、修改、寫(xiě)周期，對(duì)系統(tǒng)性能的提高是顯而易見(jiàn)的。寫(xiě)屏蔽簡(jiǎn)化了在一個(gè)數(shù)據(jù)塊中改變所選擇的位，增加了顯示色彩管理任務(wù)的性能。

在較低的時(shí)鐘速度，100MHz以下，采用通用I/O和邏輯的FPGA實(shí)現(xiàn)DDR存儲(chǔ)器接口很容易。然而在較高的頻率下，要求FPGA有專(zhuān)有電路，能可靠地與DDR存儲(chǔ)器接口。這些專(zhuān)有電路包含特別的布線(xiàn)和用于DQS選通的基于DLL的相移，DQ數(shù)據(jù)有效電路通知存儲(chǔ)器讀猝發(fā)的起始。當(dāng)DQS選通退出和再次進(jìn)入三態(tài)時(shí)，前同步和后同步檢測(cè)器正確地處理DQS的選通，片上終端電路提供最大的信號(hào)完整性。不是所有的FPGA都有這些專(zhuān)有電路，實(shí)現(xiàn)高速DDR存儲(chǔ)器的接口成本和復(fù)雜性變化相當(dāng)大，這取決于FPGA系列的規(guī)范。

存儲(chǔ)器讀周期時(shí)，存儲(chǔ)器驅(qū)動(dòng)邊沿對(duì)齊的DQ數(shù)據(jù)和DQS選通信號(hào)。允許FPGA用選通信號(hào)獲取數(shù)據(jù)，選通信號(hào)必須準(zhǔn)確地相對(duì)數(shù)據(jù)相移90度，然后同時(shí)捕獲所有的數(shù)據(jù)位。因?yàn)镈QS選通信號(hào)不是自由選擇路徑的信號(hào)，F(xiàn)PGA里可以使用主從DLL方法，主DLL鎖存至系統(tǒng)時(shí)鐘，然后控制將選通信號(hào)精確地相移90度的從延時(shí)線(xiàn)。

信號(hào)從FPGA到存儲(chǔ)器再返回FPGA，電路板上的延時(shí)通常是未知的，且隨著溫度和電壓而變化。因此，從發(fā)出一個(gè)存儲(chǔ)器讀命令到有效的數(shù)據(jù)到達(dá)FPGA的時(shí)間是不確定的。FPGA里的DQ數(shù)據(jù)有效電路可以用來(lái)監(jiān)控DQS選通和發(fā)出讀脈沖開(kāi)始信號(hào)，啟動(dòng)有效數(shù)據(jù)。通常這要求一些檢測(cè)手段，在讀脈沖前同步開(kāi)始時(shí)檢測(cè)選通信號(hào)從三態(tài)到激活的變化。

因?yàn)镈DR存儲(chǔ)器使用SSTL和HSTL的電氣接口，它們并行地終止到一半電壓，所以處于三態(tài)的信號(hào)總是浮動(dòng)到輸入緩沖器的域值電壓。這會(huì)導(dǎo)致DQ數(shù)據(jù)和DQS選通信號(hào)的寄生振蕩，除非有專(zhuān)門(mén)的電路來(lái)阻止這種行為。FPGA含有雙域值輸入緩沖器和最小脈沖寬度檢測(cè)器，用來(lái)阻止讀前同步之前和讀后同步之后的DQS選通振蕩。

DDR SRAM和SDRAM器件用于各種單端和差分SSTL和HSTL電氣信號(hào)的組合。這些存儲(chǔ)器的時(shí)鐘輸入是差分的，因此FPGA輸出驅(qū)動(dòng)器必須使正負(fù)信號(hào)間的偏斜最小。同樣，為了確保在存儲(chǔ)器接口上最大的信號(hào)完整性，具有的串行和并行終結(jié)能力的FPGA應(yīng)該用來(lái)驅(qū)動(dòng)和接受構(gòu)成接口的各種信號(hào)。

當(dāng)前新一代的DDR存儲(chǔ)器系統(tǒng)使用靜態(tài)并行終結(jié)，或者在電路板上或者在存儲(chǔ)器控制器芯片內(nèi)。為了達(dá)到較高的速度，同時(shí)在相同的時(shí)間減少系統(tǒng)終端功耗，在存儲(chǔ)器和控制器里，新一代DDR2使用可開(kāi)關(guān)的并行終端，以及控制輸出阻抗驅(qū)動(dòng)器。針對(duì)DDR2應(yīng)用的FPGA包括這些功能。

對(duì)于輸出部分，F(xiàn)PGA通過(guò)LVDS或者新出現(xiàn)的RSDS標(biāo)準(zhǔn)實(shí)現(xiàn)圖像處理與屏驅(qū)動(dòng)電路的接口。LVDS和RSDS是低噪聲、低功耗、低振幅差分信號(hào)，用于在銅線(xiàn)上發(fā)送高速、每秒吉比特的數(shù)據(jù)傳輸信號(hào)。RSDS有著比標(biāo)準(zhǔn)LVDS更低的電壓擺幅和輸出驅(qū)動(dòng)電流，以致有較低的EMI和功耗，如表1所示。

本文小結(jié)

選擇支持諸如LVDS和RSDS的FPGA就能把屏驅(qū)動(dòng)電路放入FPGA。此外，系統(tǒng)設(shè)計(jì)者期望FPGA制造商提供知識(shí)產(chǎn)權(quán)核和容易使用的設(shè)計(jì)工具，以便進(jìn)一步降低成本和加速產(chǎn)品上市時(shí)間。LatticeECP-DSP FPGA系列支持多種需求，包括RSDS、LVDS、DDR和DSP，而且可編程邏輯可支持多種顯示標(biāo)準(zhǔn)和格式。另外，由于支持多種DSP知識(shí)產(chǎn)權(quán)核與Matlab Simulink，也使得設(shè)計(jì)更加便利。

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