頻率捷變和頻率相位涮制通過快速改變AD9858頻率相位字實現，AD9858每個頻率字為32 b，相偏字為14 b，采用并口方式送數，每改變頻率相位需要對AD9858操作6次。每個送數周期最短為12 ns，送數時間最少為72 nS。到頻率改變，需要經過83個系統參考時鐘周期（1 ns），因此需要時間為83 ns。這樣從頻率觸發到頻率輸出需要的時間為送數時間和芯片內部轉換需要時間的總和，即155 ns。本文需要控制頻率轉換時間在100 ns以內，所以使用AD9858內部的2個頻率字寄存器，先對第1個頻率字寄存器送數，當第一個頻率觸發信號到來時送PS0、PS1信號，選擇第一個頻率字寄存器數據，同時對第2個頻率字寄存器送數；第2個頻率觸發信號到來時送PS0、PS1信號，選擇第2個頻率字寄存器數據，同時對第1個頻率字寄存器送數，依次循環。頻率觸發信號經過處理后控制AGC電路，可以控制每個頻率點的駐留時間。由于對AD9858寫數據的速度快，且時序要求高，不能通過中央處理單元直接送數，因此采用外接RAM的方式，中央處理單元根據設置的頻率點計算出各點的頻率字，生成一個序列表存入與AD9858控制FPGA連接的RAM，然后由高速FPGA從RAM中自動讀數并自動寫入AD9858。

頻率掃描功能直接使用AD9858的掃描功能，置AD9858控制功能寄存器的頻率掃描使能（FreqSweepEn-able）控制位為1，并使用AD9858的掃描自動清除頻率累加功能，置AD9858控制功能寄存器的自動清除頻率累加（AutoClrFreqAccum）控制位為1，再對AD9858送頻率掃描數據。當第1個FUD上升沿到來時，開始從起始頻率掃描，同時送第2個掃描周期的數據；當第2個FUD到來時，先清除上次的頻率累加寄存器，再按第2次設置的掃描數據掃描。

2.3 調制波形發生

雙調制函數也使用數字頻率直接合成，中央處理單元把輸出波形的波形頻率幅度相位等數據鎖存至FPGA，FPGA根據鎖存的數據生成波形的數字幅相信號，如：正弦、方波、三角、鋸齒、脈沖、噪聲、復雜脈沖等。另外在生成以上波形的基礎上，還可以對其進行調幅、調頻、調相、脈調以及波形疊加輸出，實現復雜調制函數模擬。對于任意波形、參差脈沖、脈沖抖動等非周期信號也通過波形存儲的方式實現。如圖1中，調制函數直接合成FPGA的外接RAM的大小決定了存儲非周期波形信號的長度。

2.4 復雜信號模擬發生

如果要對載波進行頻率相位調制，調制波形數字信號直接輸入至AD9858控制FPGA，AD9858控制FPGA把調制信號數據和原載波頻率或相位數據進行實時運算，數據實時送給AD9858，產生調頻或調相信號輸出。如果對載波進行幅度脈沖調制，則要通過DAC把數字信號轉換為模擬信號再輸入至AGC電路，完成幅度脈沖調制。

3 應用脈沖壓縮雷達信號模擬實例

3.1 脈沖壓縮雷達

現代雷達中，具有大時寬帶寬積的脈沖壓縮（PC）體制能夠較好地解決探測能力與距離測量精度（分辨力）之間的矛盾，并且具有潛在的抗干擾能力。已經得到應用的特殊波形有：線性調頻信號（LFM）、非線性調頻信號（NLFM）、相位編碼信號（PSK）和頻率編碼信號（FSK）等，LFM信號處理簡單、多普勒特性好。本文著重介紹LFM脈沖壓縮雷達信號的模擬。

3.2 線性調頻脈沖信號模擬

LFM脈沖信號如圖2所示，在時域對連續波進行調幅和調頻產生。調幅信號如圖3所示，就是LFM脈沖信號的包絡波形。調頻信號如圖4所示，是包絡內連續波的線性調頻。要產生LFM脈沖信號，一般要生成連續波信號，線性調頻三角波信號和包絡信號，包絡信號是寬度為τ的脈沖信號。本沒計使用AD9858的線性掃描功能，直接生成線性調頻的載波信號。復包絡脈沖信號，使用FPGA直接生成。

脈沖序列表達式：

式中：rect（x）為矩形函數；Tr為脈沖重復周期；N為脈沖的個數。

脈沖序列在FPGA中生成的原理如圖5所示。每個脈沖的周期和脈沖的寬度可控，脈沖的個數可控。根據脈沖序列的要求，在RAM中存人每個序列的頻率字（周期）、脈沖的寬度以及脈沖的個數。在模擬脈沖時FPGA自動從RAM中調用數據至各寄存器，如頻率字寄存器、脈沖寬度寄存器、計數初始值寄存器。累加器溢出一次為一個周期，控制輸出值翻轉，并控制RAM地址加1，讀取下個脈沖的參數值。脈沖寬度計數器溢出輸出值也會翻轉一次，這樣就實現可編程控制的脈沖輸出。

線性調頻功能不需要先模擬三角波再進行調頻，而是使用AD9858的內部線性掃描功能直接生成調頻信號。AD9858內部有一個頻率步進字寄存器（DFTW），一個頻率步進斜坡字寄存器（DFRRW），DFTW寄存器存儲掃描時每2個頻率點的頻率間隔，DFRRW寄存器存儲每個頻率點駐留的時間。線性調頻的起始頻率由FTW寄存器控制，起始頻率fs計算如式（4）所示：

AD9858線性調頻的控制也不能通過中央處理單元直接完成。中央處理單元直接送數要達到信號模擬送數速度要求，因此在AD9858的控制FPGA中完成AD9858的FTW寄存器、DFTW寄存器、DFRRW寄存器等的送數，如圖6所示。

圖6中點劃線框內為AD9858控制FPGA中的設計框圖，中央處理單元把AD9858線性調頻參數存入FPGA的寄存器中；圖5中生成的脈沖包絡信號按一定的時序把寄存器中的數據處理后送至AD9858中，同時輸出同步脈沖信號。至此完成整個線性調頻脈沖信號的模擬。

3.3 實驗結果

在電路設計和調試完成后，還進行了多個實際信號的模擬。下面是脈沖壓縮雷達信號的模擬結果，采用中國電子科技集團公司第41研究所的AV4033頻譜分析儀進行測試。測試前的參數設置如圖7所示，測試結果如圖8所示。

4 結論

該設計方案主要以數字方式完成復雜信號的模擬，可以編程模擬各種復雜波形。性價比高、容易開發、實現的成品性能較好。特別是使用分步模擬的方式，提高了電路的柔性，降低了電路硬件要求。已經使用在我們研制的某多制式信號源中，完全滿足設計輸入要求。

限于DDS的上限頻率不夠高，本文的輸出中頻最高為350MHz，如果需要模擬更高頻，可以使用上混頻濾波實現。但隨GaAs（砷化鎵）材料在集成電路中的應用，使得DDS上限頻率不夠高的缺陷正在不斷地被克服。

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