電子發(fā)燒友網(wǎng)核心提示：賽靈思稱(chēng)為“可編程顛覆之作”——Vivado設(shè)計(jì)套件于4月25日震撼登場(chǎng)。Vivado是賽靈思最新推出的、面向未來(lái)十年、替換ISE的設(shè)計(jì)套件。本文主要給大家介紹Vivado設(shè)計(jì)套件的詳細(xì)情況。

　　工程師都熟悉了賽靈思早在 1997 年推出的 ISE 設(shè)計(jì)套件。ISE套件采用了當(dāng)時(shí)非常具有創(chuàng)新性的基于時(shí)序的布局布線引擎，這是1995 年 4 月賽靈思收購(gòu) NeoCAD 獲得的。在其后 15 年的時(shí)間里，隨著 FPGA 能夠執(zhí)行日趨復(fù)雜的功能，賽靈思為 ISE 套件增添了許多新技術(shù)，包括多語(yǔ)言綜合與仿真、IP 集成以及眾多編輯和測(cè)試實(shí)用功能，努力不斷從各個(gè)方面改進(jìn) ISE 設(shè)計(jì)套件。

　　不斷變化、不斷細(xì)分和更加專(zhuān)業(yè)化的市場(chǎng)，導(dǎo)致產(chǎn)品的生命周期越來(lái)越短，客戶(hù)不斷追求產(chǎn)品上市時(shí)間；隨著集成電路規(guī)模和復(fù)雜性的增加，基于IP復(fù)用技術(shù)的設(shè)計(jì)方法已成為彌補(bǔ)設(shè)計(jì)生產(chǎn)效率和芯片密度之間的差距以及快速進(jìn)入市場(chǎng)的最有效的方法。如今，在基于IP復(fù)用技術(shù)的SoC時(shí)代，80%的SoC將采用復(fù)用的IP核。市場(chǎng)研究公司Semico Research的高級(jí)市場(chǎng)分析師Rich Wawrzyniak認(rèn)為：“到2014年，在一片SoC上所集成的IP模塊數(shù)量的平均值有望接近120個(gè)。“設(shè)計(jì)師需要能夠幫助他們?cè)贗P集成和實(shí)現(xiàn)上大大減少工作量的解決方案或者設(shè)計(jì)工具。

　　Vivado經(jīng)過(guò)賽靈思500多人歷經(jīng)四年開(kāi)發(fā)，與逾百家客戶(hù)和聯(lián)盟計(jì)劃成員進(jìn)行了長(zhǎng)達(dá)一年的試用版本測(cè)試，目前通過(guò)其早期試用計(jì)劃開(kāi)始向客戶(hù)隆重推出。Vivado恰好就是定位于“以IP及系統(tǒng)為中心的新一代設(shè)計(jì)環(huán)境”。

　　賽靈思全球高級(jí)副總裁湯立人表示， Vivado要解決的就是加速生產(chǎn)力的問(wèn)題：加速I(mǎi)P集成，加速實(shí)現(xiàn)， 生產(chǎn)力加倍。這就是Vivado發(fā)布的意義。

　　賽靈思全球高級(jí)副總裁、亞太區(qū)執(zhí)行總裁湯立人表示，賽靈思通過(guò)借鑒 ISE 設(shè)計(jì)套件的所有經(jīng)驗(yàn)、注意事項(xiàng)和關(guān)鍵技術(shù)，并充分利用最新 EDA 算法、工具和技術(shù)，才打造出了這一顛覆性的全新 Vivado 設(shè)計(jì)套件。

　　“All Programmable”核心價(jià)值觀

　　此次，賽靈思把“All Programmable”作為公司的核心價(jià)值觀寫(xiě)進(jìn)公司的LOGO，彰顯出其作為FPGA行業(yè)領(lǐng)頭羊的氣魄和遠(yuǎn)見(jiàn)。

　　何為“All Programmable”？湯立人解釋?zhuān)骸癆ll Programmable”代表了賽靈思?xì)v經(jīng)28年發(fā)展至今日的業(yè)務(wù)，也代表著由賽靈思所引領(lǐng)的行業(yè)走勢(shì)，賽靈思將可編程的理念從邏輯設(shè)計(jì)拓展到了系統(tǒng)集成，Vivado將引領(lǐng)大家進(jìn)入“All Programmable”的新紀(jì)元。

　　湯立人說(shuō)：“如果i‘m lovin’ it讓你想到麥當(dāng)勞，以后我們希望您看到或者想到“All Programmable”，你會(huì)想到賽靈思。”

　　在28nm 工藝，賽靈思開(kāi)發(fā)出了許多類(lèi)型的可編程技術(shù)，從邏輯和 IO、軟件可編程 ARM 處理系統(tǒng)、3D-IC、模擬混合信號(hào)（AMS）、系統(tǒng)到 IC 設(shè)計(jì)工具以及 IP 等。賽靈思將上述可編程技術(shù)進(jìn)行不同組合，然后集成到”All-Programmable”器件中。湯立人進(jìn)一步解釋到：“Vivado不僅能加速可編程邏輯和 IO 的設(shè)計(jì)速度，而且還可提高可編程系統(tǒng)的集成度和實(shí)現(xiàn)速度，讓器件能夠集成 3D堆疊硅片互聯(lián)技術(shù)、ARM 處理系統(tǒng)、模擬混合信號(hào) （AMS） 和大部分IP 核；突破了可編程系統(tǒng)集成度和實(shí)現(xiàn)速度兩方面的重大瓶頸，將設(shè)計(jì)生產(chǎn)力提高到同類(lèi)競(jìng)爭(zhēng)開(kāi)發(fā)環(huán)境的4 倍，致力于在未來(lái)十年加速“All Programmable”器件的設(shè)計(jì)生產(chǎn)力。”

　　Vivado 設(shè)計(jì)套件解決集成和實(shí)現(xiàn)的瓶頸

　　當(dāng)前，工程師要在更少的芯片上集成越來(lái)越多的系統(tǒng)功能，會(huì)面臨一系列全新的集成和實(shí)現(xiàn)設(shè)計(jì)生產(chǎn)力瓶頸，這是必須要解決的問(wèn)題：

　　集成瓶頸

　　-- 集成C 語(yǔ)言算法和RTL 級(jí)IP

　　-- 混合DSP、嵌入式、連接功能、邏輯領(lǐng)域

　　-- 模塊和“系統(tǒng)”驗(yàn)證

　　-- 設(shè)計(jì)和IP 重用

　　實(shí)現(xiàn)瓶頸

　　-- 層次化芯片布局規(guī)劃與分區(qū)

　　-- 多領(lǐng)域和多晶片物理優(yōu)化

　　-- 多變量“設(shè)計(jì)”和“時(shí)序”收斂的沖突

　　-- 設(shè)計(jì)后期發(fā)生的ECO及變更引起的連鎖反應(yīng)

　　Vivado 設(shè)計(jì)套件包括高度集成的設(shè)計(jì)環(huán)境和新一代從系統(tǒng)到 IC 級(jí)的工具，這些均建立在共享的可擴(kuò)展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。這也是一個(gè)基于 AMBA AXI4 互聯(lián)規(guī)范、IP-XACT IP 封裝元數(shù)據(jù)、工具命令語(yǔ)言 （TCL）、Synopsys 系統(tǒng)約束 （SDC） 以及其它有助于根據(jù)客戶(hù)需求量身定制設(shè)計(jì)流程并符合業(yè)界標(biāo)準(zhǔn)的開(kāi)放式環(huán)境。賽靈思構(gòu)建的的 Vivado 工具將各類(lèi)可編程技術(shù)結(jié)合在一起，能夠可擴(kuò)展實(shí)現(xiàn)多達(dá) 1 億個(gè)等效 ASIC 門(mén)的設(shè)計(jì)。

　　專(zhuān)注于集成的組件——為了解決集成的瓶頸問(wèn)題，Vivado 設(shè)計(jì)套件采用了用于快速綜合和驗(yàn)證 C 語(yǔ)言算法 IP 的 ESL 設(shè)計(jì)，實(shí)現(xiàn)重用的標(biāo)準(zhǔn)算法和 RTL IP 封裝技術(shù)，標(biāo)準(zhǔn) IP 封裝和各類(lèi)系統(tǒng)構(gòu)建模塊的系統(tǒng)集成，模塊和系統(tǒng)驗(yàn)證的仿真速度提高了3 倍，與此同時(shí)，硬件協(xié)仿真將性能提升了100倍。

　　專(zhuān)注于實(shí)現(xiàn)的組件——為了解決實(shí)現(xiàn)的瓶頸，Vivado工具采用層次化器件編輯器和布局規(guī)劃器、速度提升 了3 至 15 倍，且為 SystemVerilog 提供了業(yè)界最好支持的邏輯綜合工具、速度提升 4 倍且確定性更高的布局布線引擎，以及通過(guò)分析技術(shù)可最小化時(shí)序、線長(zhǎng)、路由擁堵等多個(gè)變量的“成本”函數(shù)。此外，增量式流程能讓工程變更通知單 （ECO） 的任何修改只需對(duì)設(shè)計(jì)的一小部分進(jìn)行重新實(shí)現(xiàn)就能快速處理，同時(shí)確保性能不受影響。最后，Vivado 工具通過(guò)利用最新共享的可擴(kuò)展數(shù)據(jù)模型，能夠估算設(shè)計(jì)流程各個(gè)階段的功耗、時(shí)序和占用面積，從而達(dá)到預(yù)先分析，進(jìn)而優(yōu)化自動(dòng)化時(shí)鐘門(mén)等集成功能。

　　湯立人預(yù)計(jì)，一旦客戶(hù)啟用 Vivado 設(shè)計(jì)套件，就會(huì)立即體會(huì)到其相對(duì)于 ISE 的優(yōu)勢(shì)。

　　湯立人說(shuō)：“與同類(lèi)競(jìng)爭(zhēng)工具相比，Vivado 設(shè)計(jì)套件的運(yùn)行時(shí)間可縮短高達(dá) 4 倍，能夠顯著提升用戶(hù)的設(shè)計(jì)生產(chǎn)力。同時(shí)該設(shè)計(jì)套件純熟地運(yùn)用了多種業(yè)界標(biāo)準(zhǔn)，諸如 System Verilog、SDC（Synopsys 設(shè)計(jì)約束）、C/C++/System C、ARM AMBA AXI-4互聯(lián)、互動(dòng) TCL（工具命令語(yǔ)言）腳本。Vivado 設(shè)計(jì)套件的其它突出優(yōu)勢(shì)包括為 Vivado 的眾多報(bào)告和設(shè)計(jì)視圖提供全面的交叉探測(cè)功能、預(yù)計(jì)將于 2012 年推出的高級(jí)圖形化 IP 集成功能、首款得到 FPGA 廠商全面支持的商用高層次綜合技術(shù)（C++ 到 HDL綜合）。

　　賽靈思開(kāi)發(fā) Vivado 設(shè)計(jì)套件的目的是為客戶(hù)提供一種具有完整系統(tǒng)可編程功能的新型工具套件，該套件遠(yuǎn)遠(yuǎn)超越了賽靈思為時(shí)甚久的旗艦型 ISE 設(shè)計(jì)套件。為幫助客戶(hù)順利過(guò)渡到Vivado 設(shè)計(jì)套件的使用，賽靈思將繼續(xù)堅(jiān)定地為采用 7 系列及更早期的賽靈思 FPGA 技術(shù)的客戶(hù)提供 ISE 支持。今后 Vivado 設(shè)計(jì)套件將成為賽靈思的旗艦設(shè)計(jì)環(huán)境，支持所有 7 系列器件及賽靈思未來(lái)器件。

　　目前支持服務(wù)尚未到期的 ISE 設(shè)計(jì)套件用戶(hù)除了ISE之外，將免費(fèi)得到全新的 Vivado 設(shè)計(jì)套件。