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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>深亞微米下ASIC后端設計及實例

      深亞微米下ASIC后端設計及實例

      2009-12-14 | rar | 553 | 次下載 | 3積分

      資料介紹

      本文通過對傳統大規模集成電路設計流程的優化，得到了更適合于深亞微米工藝集成電路的后端設計流程，詳細介紹了包括初步綜合、自定義負載線的生成、版圖規劃、時鐘樹綜合、靜態時序分析等，并通過前端和后端設計的相互協作對大規模集成電路進行反復優化以實現設計更優。并基于ARTISAN 標準單元庫，以PLL 頻率綜合器中可編程分頻器為例，在TSMC 0.18μm CMOS 工藝下進行了后端設計，最后給出了可編程分頻器的后仿真結果、芯片照片和測試結果，
      芯片內核面積1360.5μm2，測試結果表明設計符合要求。
      關鍵詞：深亞微米，后端設計，標準單元，自定義線負載模型
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