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芯片功能的增加和數據吞吐量的要求， 促使芯片行業從較低數據率的并行連接， 轉向較高速度的串行連接。SERDES（Serializer-Dese rializer ，） 是經高速差分對，而不是經較低速度的并行總線傳輸串行化的數據。一個實例是用單個PCI-Express 通道，替代傳統的32 位、64MHz PCI 總線（可達到2.112Gb/s） ，僅用4 條線（運行在2.5GHz） ，可達到4Gb/s總數據率。簡言之， SERDES 協議允許用較少的引腳數傳輸較高的數據率。
典型的SERDES 的FPGA 實現
圖1 給出在復雜的FPGA 實現中各種可能的SERDES 接口，包括數據通路（ 芯片到芯片， SPI 4.2 ，PCI-Express ，SGM11） 、背板（GbE/GSM11 ， PCI Express/AS ，專用）接口、存儲器接口（DDR1/ Ⅱ SDRAM ，QDR Ⅱ SRAM） 。可由FPGA 實現的芯片包括存儲器控制器、幀調節器/MAC 、DSP 協處理器、控制板接口和背板驅動器。
SERDES 接口有兩類：源同步（SS） 接口和時鐘數據恢復（CDR） 接口。這兩類接口的基本差別是如何實現同步。源同步接口有一個伴隨傳輸數據的分離時鐘信號。CDR 沒有分離的時鐘信號，代之以嵌入在數據開關轉換中的時鐘。這就是說， CDR 接收機將鎖相數據信號本身來得到時鐘。表1 給出這兩類接口的基本差別。CDR 接口通常運行在較高的速度和較長的距離，因而會帶來較大的設計問題。基于此原因，本文主要集中在CDR 方面。
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