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本文概述了VHDL測(cè)試臺(tái)和其他相關(guān)主題。它是為一個(gè)數(shù)字設(shè)計(jì)工程師編寫(xiě)的，他幾乎沒(méi)有VHDL或編程經(jīng)驗(yàn)，以便更好地理解VHDL的編寫(xiě)和測(cè)試臺(tái)的使用。并對(duì)VHDL的發(fā)展前景進(jìn)行了展望。
在制造或生產(chǎn)階段之前發(fā)現(xiàn)電路設(shè)計(jì)中的錯(cuò)誤可以減少產(chǎn)品開(kāi)發(fā)時(shí)間和成本。工程師要做到這一點(diǎn)的一種方法是圍繞著原型電路構(gòu)建一個(gè)稱為硬件測(cè)試臺(tái)的設(shè)備。硬件測(cè)試臺(tái)將生成設(shè)備的輸入（刺激）和輸出（監(jiān)視器）。近年來(lái)，數(shù)字電路的設(shè)計(jì)，如具體應(yīng)用
集成電路（asic）和可編程邏輯器件（pld）已經(jīng)使用被稱為硬件描述語(yǔ)言（hdl）的軟件編程語(yǔ)言來(lái)完成。其中一個(gè)原因是VHDL可以理想地合成到任何當(dāng)前的網(wǎng)關(guān)級(jí)技術(shù)中，如ASIC或PLD。因此，今天設(shè)計(jì)的ASIC可以在幾年后重新設(shè)計(jì)，重用最初編寫(xiě)的軟件代碼。
數(shù)字設(shè)備一旦設(shè)計(jì)好，就需要進(jìn)行測(cè)試。一種方法試驗(yàn)方法這些設(shè)備及其周?chē)碾娐肥窃谠O(shè)備制造之前使用HDL測(cè)試臺(tái)。本文討論了HDL測(cè)試臺(tái)的方法，并回顧了它們?cè)陂T(mén)級(jí)、板級(jí)和系統(tǒng)級(jí)設(shè)計(jì)過(guò)程中的應(yīng)用，以驗(yàn)證數(shù)字設(shè)計(jì)的正確操作。
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