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本手冊討論VHDL和Synario可編程IColution。本手冊旨在補充可編程IC入門手冊中的材料本手冊中討論了以下主題HDL語言結(jié)構(gòu)如何編寫可合成的VHDL如何控制VHDL設(shè)計的實現(xiàn)VHDL數(shù)據(jù)路徑綜合演示如何管理VHDL設(shè)計層次VHDL快速參考模擬（約束和不支持的構(gòu)造）ABEL-HDL用戶VHDL ABEL HDL語言參考（點擴展）
VHDL是一種硬件描述語言（HDL），它包含傳統(tǒng)編程語言（如Pascal）或CDE語言（如ABalso）的特性，還包括設(shè)計管理功能，本章介紹了VHDL語言的一個子集，它允許您開始創(chuàng)建可綜合的設(shè)計，而不是用來描述完整的語言。有關(guān)VHDL的更多信息，請參閱參考書。這些書中有許多都列出了這個VHDL合成器支持大多數(shù)VHDL語言，如1076-1993標準所描述的語言的某些部分的含義，然而，是邏輯合成器的上下文這方面的例子可以在標準包textio中找到。textio支持的文件I/o操作對于模擬非常有用，但目前還不能合成
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