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SN65LVDS93A LVDS SerDes（串行器/解串器）發(fā)送器在單個集成電路中包含 4 個 7 位并行負載串行輸出 移位寄存器、1 個 7 時鐘合成器以及 5 個低電壓差動 信號 (LVDS) 驅(qū)動器。借助這些功能，可以通過 5 個 平衡對導體同步傳輸 28 位單端 LVTTL 數(shù)據(jù)并由兼容 的接收器（如 SN65LVDS94）進行接收。 發(fā)送數(shù)據(jù)時，數(shù)據(jù)位 D0 至 D27 會在輸入時鐘信號 (CLKIN) 邊沿全部加載到寄存器中。可通過時鐘選擇 (CLKSEL) 引腳來選擇時鐘的上升沿或下降沿。CLKIN 的頻率會實現(xiàn)比率為 7 的倍增，然后用于以串行方式 以 7 位時間片解除數(shù)據(jù)寄存器的負載。接著會將 4 個 串行數(shù)據(jù)流和鎖相時鐘 (CLKOUT) 輸出至 LVDS 輸出 驅(qū)動器。CLKOUT 的頻率與輸入時鐘 (CLKIN) 相同。
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