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fpga設(shè)計(jì)

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。

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fpga設(shè)計(jì)技術(shù)

請(qǐng)問(wèn)create_generated_clock該怎么使用呢？

FPGA設(shè)計(jì)中，生成時(shí)鐘分為兩大類(lèi)：自動(dòng)生成時(shí)鐘和用戶(hù)生成時(shí)鐘。

2024-01-25 標(biāo)簽：FPGA設(shè)計(jì)PLL電路 3283 0

LVDS差分信號(hào)輸入輸出的處理方法

最近調(diào)試芯片遇到一個(gè)選擇題，需要決定數(shù)據(jù)接口的接口標(biāo)準(zhǔn)，是選用LVDS差分接口還是CMOS單端接口。

2023-06-16 標(biāo)簽：CMOS FPGA設(shè)計(jì)差分信號(hào) 3265 0

嘮一嘮解決FPGA約束中時(shí)序不收斂的問(wèn)題

FPGA時(shí)序不收斂，會(huì)出現(xiàn)很多隨機(jī)性問(wèn)題，上板測(cè)試大概率各種跑飛，而且不好調(diào)試定位原因，所以在上板測(cè)試前，先優(yōu)化時(shí)序，再上板。

2023-06-26 標(biāo)簽：FPGA設(shè)計(jì)寄存器 RAM 3225 0

FPGA設(shè)計(jì)中幾種常見(jiàn)的反壓方式

FPGA的設(shè)計(jì)中，一個(gè)前級(jí)模塊A向下游模塊B發(fā)送數(shù)據(jù)，如下圖所示，當(dāng)下游模塊B不能及時(shí)處理數(shù)據(jù)時(shí)，希望前級(jí)模塊A停止發(fā)送數(shù)據(jù)，這個(gè)時(shí)候模塊B會(huì)通過(guò)一個(gè)反...

2023-09-06 標(biāo)簽：fpga 模塊 FPGA設(shè)計(jì) 3192 0

Verilog常用的循環(huán)語(yǔ)句及用途

本文主要介紹verilog常用的循環(huán)語(yǔ)句，循環(huán)語(yǔ)句的用途，主要是可以多次執(zhí)行相同的代碼或邏輯。

2023-05-12 標(biāo)簽：fpga FPGA設(shè)計(jì)verilog 3177 0

m序列的verilog實(shí)現(xiàn)以及使能信號(hào)解決跨時(shí)終域問(wèn)題

根據(jù)《通信原理》一書(shū)可知，m序列是最長(zhǎng)線(xiàn)性反饋移位寄存器的簡(jiǎn)稱(chēng)，它產(chǎn)生的偽隨機(jī)序列的周期與其反饋移存器級(jí)數(shù)有關(guān);

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)移位寄存器 BPSK 3129 0

基于FPGA設(shè)計(jì)的醫(yī)學(xué)監(jiān)測(cè)用視力測(cè)試儀設(shè)計(jì)

實(shí)現(xiàn)用FPGA隨機(jī)生成不同方向的E，通過(guò)VGA接口在顯示器上顯示，判斷測(cè)試者按的按鍵方向是否正確，通過(guò)幾輪測(cè)試計(jì)算并顯示最終視力測(cè)試結(jié)果的功能

2017-08-11 標(biāo)簽：fpga FPGA設(shè)計(jì)視力測(cè)試儀 3129 2

FPGA純verilog代碼實(shí)現(xiàn)圖像縮放

本設(shè)計(jì)將常用的雙線(xiàn)性插值和鄰域插值算法融合為一個(gè)代碼中，通過(guò)輸入?yún)?shù)選擇某一種算法

2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)RAM RGB 3106 0

Plunify推出Kabuto_可最大限度地減少和消除性能錯(cuò)誤

Plunify?基于機(jī)器學(xué)習(xí)技術(shù)的現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）時(shí)序收斂和性能優(yōu)化軟件供應(yīng)商，今天推出了Kabuto?，可最大限度地減少和消除性能錯(cuò)誤。

2018-07-04 標(biāo)簽：fpga設(shè)計(jì)plunify 3103 0

教你如何利用verilog輕松實(shí)現(xiàn)高分辨率DDS

上圖就是DDS的的FPGA實(shí)現(xiàn)框圖，完整的DDS還應(yīng)該在外面有DAC和低通濾波器的，然而很多時(shí)候我們是不需要這兩個(gè)的，因?yàn)樯蠄D的DDS輸出的信號(hào)就在數(shù)字...

2023-06-28 標(biāo)簽：FPGA設(shè)計(jì)ROM 低通濾波器 3033 0

FPGA中三種常用復(fù)位電路

在FPGA設(shè)計(jì)中，復(fù)位電路是非常重要的一部分，它能夠確保系統(tǒng)從初始狀態(tài)開(kāi)始啟動(dòng)并保證正確運(yùn)行。本文將分別介紹FPGA中三種常用復(fù)位電路：同步復(fù)位、異步復(fù)...

2023-05-14 標(biāo)簽：fpga FPGA設(shè)計(jì)寄存器 3024 0

tcl局部編輯以最小的代價(jià)完成最大的改動(dòng)

第一步所指的Design通常是完全布局布線(xiàn)后的設(shè)計(jì)，如果是在工程模式下，可以直接在IDE中打開(kāi)實(shí)現(xiàn)后的設(shè)計(jì)，若是僅有DCP文件，不論是工程模式或是非工程...

2019-07-25 標(biāo)簽：FPGA設(shè)計(jì)TCL 手動(dòng)布線(xiàn) 3019 0

如何FPGA內(nèi)部的RAM進(jìn)行讀改寫(xiě)操作

存儲(chǔ)器是FPGA設(shè)計(jì)中的常用單元，對(duì)存儲(chǔ)器的操作，最基礎(chǔ)的就是讀寫(xiě)操作，還有一種就是讀改寫(xiě)操作，即先讀出存儲(chǔ)器中的數(shù)據(jù)，對(duì)其進(jìn)行修改后，再寫(xiě)入存儲(chǔ)器。這...

2023-09-28 標(biāo)簽：fpga FPGA設(shè)計(jì)存儲(chǔ)器 2989 0

不得不讀的Xilinx FPGA復(fù)位策略

盡量少使用復(fù)位，特別是少用全局復(fù)位，能不用復(fù)位就不用，一定要用復(fù)位的使用局部復(fù)位；

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)微處理器觸發(fā)器 2978 0

使用ISERDES接收高速串行數(shù)據(jù)

高速信號(hào)傳輸過(guò)程中，并行傳輸因?yàn)榫€(xiàn)路同步難，抗干擾性差等缺點(diǎn)逐漸被串行技術(shù)取代；通過(guò)提高傳輸速率的方法，串行傳輸也可以實(shí)現(xiàn)很高的傳輸速度。

2023-06-16 標(biāo)簽：轉(zhuǎn)換器 FPGA設(shè)計(jì)DDR 2957 0

FPGA設(shè)計(jì)過(guò)程中常用的FIFO

無(wú)論何時(shí)，在復(fù)雜的 FPGA 設(shè)計(jì)過(guò)程中，都不可避免地需要在模塊之間發(fā)送數(shù)據(jù)，實(shí)現(xiàn)這一點(diǎn)的常用的是 FIFO。

2022-09-20 標(biāo)簽：fpga FPGA設(shè)計(jì)數(shù)據(jù) 2930 0

基于fpga的過(guò)采樣技術(shù)設(shè)計(jì)

過(guò)采樣技術(shù)是數(shù)字信號(hào)處理者用來(lái)提高模數(shù)轉(zhuǎn)換器（ADC）性能經(jīng)常使用的方法之一，它通過(guò)減小量化噪聲，提高ADC的信噪比，從而提高ADC的有效分辨率［1］。...

2018-12-19 標(biāo)簽：fpga FPGA設(shè)計(jì)Cyclone 2907 0

IP保護(hù)的各種途徑

本應(yīng)用筆記介紹了FPGA (現(xiàn)場(chǎng)可編程門(mén)陣列)及其如何保護(hù)系統(tǒng)的關(guān)鍵功能和知識(shí)產(chǎn)權(quán)(IP)。本文探討了IP保護(hù)的各種途徑。SHA-1質(zhì)詢(xún)-響應(yīng)認(rèn)證被認(rèn)為...

2017-11-22 標(biāo)簽：fpga設(shè)計(jì) 2885 0

如何實(shí)現(xiàn)FPGA設(shè)計(jì)與PCB設(shè)計(jì)并行

電子工業(yè)背后的推動(dòng)力是對(duì)更快、更便宜的產(chǎn)品的需求以及在競(jìng)爭(zhēng)廠商之前將產(chǎn)品推向市場(chǎng)。IC技術(shù)的進(jìn)步一直以來(lái)就是促使功能增加和性能提高的主要因素之一，而FP...

2019-05-24 標(biāo)簽：ic fpga設(shè)計(jì)pcb設(shè)計(jì) 2864 0

FPGA設(shè)計(jì)衍生時(shí)鐘約束和時(shí)鐘分組約束設(shè)置

FPGA設(shè)計(jì)中，時(shí)序約束對(duì)于電路性能和可靠性非常重要。

2023-06-26 標(biāo)簽：FPGA設(shè)計(jì)時(shí)序約束 Vivado 2805 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

Altium Designer

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FPGA芯片

FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門(mén)檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫(xiě)程序。
AD10

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識(shí)別

識(shí)別

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FPGA開(kāi)發(fā)板

FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線(xiàn)束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車(chē)工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車(chē)電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車(chē)制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車(chē)。
PCB封裝

PCB封裝

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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤(pán)的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫(huà)pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
語(yǔ)音交互

語(yǔ)音交互

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PCB封裝庫(kù)

PCB封裝庫(kù)

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AD09

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PDN

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QuickPcb

QuickPcb

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Artix-7

Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿(mǎn)足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
VHDL代碼

VHDL代碼

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Protel 99 se

Protel 99 se

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powerlink

powerlink

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candence

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面包板

面包板

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面包板是由于板子上有很多小插孔，專(zhuān)為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
AXI

AXI

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AXI是一種總線(xiàn)協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線(xiàn)。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫(xiě)數(shù)據(jù)通道、并支持Outstanding傳輸訪(fǎng)問(wèn)和亂序訪(fǎng)問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

特性阻抗

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特性阻抗又稱(chēng)特征阻抗，它不是直流電阻，屬于長(zhǎng)線(xiàn)傳輸中的概念。特性阻抗是射頻傳輸線(xiàn)影響無(wú)線(xiàn)電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱(chēng)阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
時(shí)鐘源

時(shí)鐘源

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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門(mén)組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
AD采樣

AD采樣

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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性?xún)r(jià)比提高了一倍，功耗降低了一半。
Protel DXP

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FPGA教程

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紅外觸摸屏

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