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FPGA基礎(chǔ)知識及設(shè)計和執(zhí)行FPGA應(yīng)用所需的工具

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編寫高效Testbench的指南和示例

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2024-10-29 標簽：FPGA 硬件 HDL 422 0

Verilog HDL的基礎(chǔ)知識

本文繼續(xù)介紹Verilog HDL基礎(chǔ)知識，重點介紹賦值語句、阻塞與非阻塞、循環(huán)語句、同步與異步、函數(shù)與任務(wù)語法知識。

2024-10-24 標簽：仿真 Verilog HDL 608 0

FPGA入門必備：Testbench仿真文件編寫實例詳解

在編寫完HDL代碼后，往往需要通過仿真軟件Modelsim或者Vivadao自帶的仿真功能對HDL代碼功能進行驗證，此時我們需要編寫Testbench文...

2024-04-29 標簽：FPGA HDL DUT 2305 0

專用集成電路設(shè)計流程是什么專用集成電路的特點有哪些

專用集成電路設(shè)計流程是指通過設(shè)計和制造一種特定功能的芯片，以滿足特定應(yīng)用場景的要求。專用集成電路（Application Specific Integr...

2024-05-04 標簽：芯片硬件 HDL 1911 0

FPGA 原型設(shè)計開發(fā)復(fù)雜性策略

FPGA 被封裝在更大的封裝中，從而提供了更多的 I/O。"然而，I/O 的增加并不像邏輯資源那樣引人注目。

2024-04-11 標簽：FPGA asic soc 335 0

fpga三種編程語言

FPGA（現(xiàn)場可編程門陣列）的編程涉及到三種主要的硬件描述語言（HDL）：VHDL（VHSIC Hardware Description Languag...

2024-03-15 標簽：FPGA Verilog HDL 1219 0

如何寫出時序最優(yōu)的HDL代碼？如何寫出時序裕量足夠的代碼？

你想寫出可以跑出700M以上的代碼嗎，直逼FPGA內(nèi)部PLL的極限。

2024-03-12 標簽：FPGA 濾波器比較器 997 0

FPGA系統(tǒng)規(guī)劃的簡化流程

數(shù)據(jù)接口的同步在 FPGA/CPLD 設(shè)計中一個常見問題。很多設(shè)計工作不穩(wěn)定都是源于數(shù)據(jù)接口的同步問題。

2024-02-21 標簽：fpga cpld 寄存器 626 0

自動化構(gòu)建環(huán)境在FPGA設(shè)計中的應(yīng)用

為了加快實現(xiàn) FPGA 構(gòu)建環(huán)境的自動化（如用于持續(xù)集成 (CI)），并確保在開發(fā)與生命周期后期階段完整重現(xiàn)設(shè)計結(jié)果，Missing Link Elec...

2024-02-20 標簽：fpga HDL TCL 474 0

芯片開發(fā)的驗證調(diào)試工具為何需要一場革命呢？

驗證調(diào)試是辛苦活兒。除錯（debug）要先找出錯誤，但錯誤通常只在特定場景下才能復(fù)現(xiàn)，當工藝演進到5納米及以下，超大芯片集成度動輒超過百億晶體管時，遍歷...

2024-01-09 標簽：處理器 eda 晶體管 523 0

如何用RTL原語實現(xiàn)MUX門級映射呢？

對于前端設(shè)計人員，經(jīng)常會需要一個MUX來對工作模式，數(shù)據(jù)路徑進行明確（explicit）的聲明，這個對于中后端工程師下約束也很重要。這里介紹一種巧用的R...

2023-12-14 標簽：HDL RTL Mux 1596 0

在SpinalHDL里在頂層一鍵優(yōu)化Stream/Flow代碼生成

? ? 在SpinalHDL里在頂層一鍵優(yōu)化代碼中Stream/Flow代碼生成的payload，fragment。難看的代碼 ? ????來看一段代...

2023-12-14 標簽：HDL RTL 代碼 755 0

怎么使用DMA在FPGA中的HDL和嵌入式C之間傳輸數(shù)據(jù)？

鑒于機器學習和人工智能等應(yīng)用的 FPGA 設(shè)計中硬件加速的興起，現(xiàn)在是剝開幾層“云霧”并討論 HDL 之間來回傳遞數(shù)據(jù)（主要指FPGA 的可編程邏輯 (...

2023-11-27 標簽：fpga 嵌入式 HDL 1666 0

淺談Verilog HDL代碼編寫風格

消失了好久，沒有寫文章，也沒有做筆記，因為最近再趕一個比賽，時間很緊，昨天周六終于結(jié)束了，所以趁著周末這會兒有時間，寫點東西，記錄下來。首先我學習FPG...

2023-11-20 標簽：fpga Verilog HDL 821 0

講解MATLAB/Simulink HDL使用入門

我們將使用實例講解MATLAB / Simulink HDL 使用入門。

2023-11-06 標簽：led matlab HDL 1468 0

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2023-11-02 標簽：仿真器 Verilog HDL 1946 0

SystemVerilog在硬件設(shè)計部分有哪些優(yōu)勢

談到SystemVerilog，很多工程師都認為SystemVerilog僅僅是一門驗證語言，事實上不只如此。傳統(tǒng)的Verilog和VHDL被稱為HDL...

2023-10-19 標簽：Verilog System HDL 1390 0

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開發(fā)和驗證 FPGA IP 不僅僅是編寫 HDL，而是需要更多的思考。讓我們來看看如何做吧！

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灰度圖像均值濾波算法的HDL實現(xiàn)介紹

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