當(dāng)CPU算力趨近極限，GPU能否替代CPU滿足數(shù)字芯片設(shè)計的算力需求？

就數(shù)字設(shè)計實現(xiàn)而言，RTL-to-GDSII流程中的每一步都涉及海量計算。在SoC級別，開發(fā)者需要評估數(shù)百個分區(qū)的各種版圖規(guī)劃選項，從而更大限度減少互連...

2024-04-10 標(biāo)簽：SoC設(shè)計人工智能RTL 1243 0

上海立芯自主研發(fā)項目入圍“上海市高新技術(shù)成果轉(zhuǎn)化項目”

上海科學(xué)技術(shù)委員會發(fā)布2024年第一批上海市高新技術(shù)成果轉(zhuǎn)化項目名單，立芯“LePlace布局及物理優(yōu)化軟件”項目成功通過認定。

2024-03-28 標(biāo)簽：RTL數(shù)字電路數(shù)字設(shè)計 670 0

Multi-Die系統(tǒng)驗證很難嗎？Multi-Die系統(tǒng)驗證的三大挑戰(zhàn)

在當(dāng)今時代，摩爾定律帶來的收益正在不斷放緩，而Multi-Die系統(tǒng)提供了一種途徑，通過在單個封裝中集成多個異構(gòu)裸片（小芯片），能夠為計算密集型應(yīng)用降低...

2023-12-12 標(biāo)簽：存儲器edaSoC芯片 1382 0

如何幫助MediaTek等公司將芯片調(diào)試效率提高10倍？

驗證開發(fā)者大約把三分之一的時間都用于提高驗證覆蓋率以發(fā)現(xiàn)缺陷的任務(wù)上。

2023-12-09 標(biāo)簽：芯片設(shè)計SoC芯片RTL 998 0

西門子發(fā)布Tessent RTL Pro加速下一代關(guān)鍵可測試性設(shè)計任務(wù)

西門子數(shù)字化工業(yè)軟件近日推出Tessent RTL Pro 創(chuàng)新軟件解決方案，旨在幫助集成電路(IC) 設(shè)計團隊簡化和加速下一代設(shè)計的關(guān)鍵可測試性設(shè)計(...

2023-11-10 標(biāo)簽：集成電路西門子RTL 765 0

英諾達發(fā)布RTL級功耗分析工具助推IC高能效設(shè)計

英諾達發(fā)布了自主研發(fā)的EnFortius?凝鋒?RTL級功耗分析工具，可以在IC設(shè)計流程早期對電路設(shè)計進行優(yōu)化。

2023-11-01 標(biāo)簽：LPCIC設(shè)計EDA工具 877 0

低功耗下，高能效AI加速器如何設(shè)計？

如果在數(shù)據(jù)中心和邊緣設(shè)備中部署上人工智能（AI）加速器，那么它們將能夠快速處理PB級的數(shù)據(jù)量，還能幫助克服傳統(tǒng)的馮·諾依曼瓶頸。

2023-10-26 標(biāo)簽：加速器晶體管人工智能 1643 0

國產(chǎn)DSP芯片廠商蘇州洪芯完成千萬級Pre-A輪融資

蘇州洪芯擁有soc/dsp架構(gòu)設(shè)計、rtl實現(xiàn)和驗證、版圖設(shè)計成套測試設(shè)計及軟件開發(fā)等完善的芯片設(shè)計團隊。公司的核心成員曾參與世界上最早的4g基礎(chǔ)soc...

2023-10-16 標(biāo)簽：dsp芯片RTL 1226 0

時序仿真與功能仿真的區(qū)別有哪些？

時序仿真與功能仿真的區(qū)別有哪些？ 時序仿真和功能仿真都是電子設(shè)計自動化（EDA）過程中的常見任務(wù)，它們都是為了驗證或驗證電路設(shè)計的正確性。然而，它們之間...

2023-09-17 標(biāo)簽：ASIC設(shè)計RTLEDA仿真技術(shù) 6484 0

如何在芯片制造中更有效地使用數(shù)據(jù)

隨著芯片成本的上升，“前饋”和反饋變得至關(guān)重要，但這一切都需要時間。

2023-08-27 標(biāo)簽：加速器晶體管芯片制造 1209 0

RTL設(shè)計編碼原則

異步電路特點：電路中沒有統(tǒng)一的時鐘（可以有多個時鐘），有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連（與時鐘脈沖源同步），其余觸發(fā)器狀態(tài)變化不與時鐘脈沖源同步；...

2023-01-12 標(biāo)簽：編碼RTL同步電路 855 0

FMEDA（失效模式影響和診斷分析） 安全機制的插入和驗證

FMEDA（失效模式影響和診斷分析）利用一系列安全機制來評估安全架構(gòu)，并計算系統(tǒng)的安全性能。ISO 26262 規(guī)范第 5 部分規(guī)定，硬件架構(gòu)需要根據(jù)故...

2022-11-18 標(biāo)簽：RTLasil 3144 0

SV Structure作為module的input/output

在SV中可以使用結(jié)構(gòu)體作為模塊的輸入或輸出，這使得它可以更加清晰地傳遞更多的信號，以簡化RTL代碼，類似于interface。

2022-11-08 標(biāo)簽：模塊RTL結(jié)構(gòu)體 856 0