深度剖析UVM中的Analysis port

Analysis port? 每個(gè)組件通過(guò)其TLM接口與系統(tǒng)中的其他組件進(jìn)行通信，用于給DUT發(fā)送激勵(lì)或者對(duì)DUT的行為進(jìn)行響應(yīng)。 然而，在任何絕大多數(shù)...

2023-05-28 標(biāo)簽：UVMTLMAnalysis 3000 0

UVM中基于SOCKET通信的TLM2.0介紹

TLM2.0在2009年成為OSCI標(biāo)準(zhǔn)，主要用于構(gòu)造總線系統(tǒng)的SystemC模型。

2023-06-25 標(biāo)簽：UVMTLMTCPIP協(xié)議 2754 0

UVM TLM的基本概念介紹

在UVM中，transaction 是一個(gè)類(lèi)對(duì)象，它包含了建模兩個(gè)驗(yàn)證組件之間的通信所需的任何信息。

2023-05-24 標(biāo)簽：UVMTLMFIFO存儲(chǔ) 1885 0

UVM driver和sequencer的通信

sequencer生成激勵(lì)數(shù)據(jù)，并將其傳遞給driver執(zhí)行。UVM類(lèi)庫(kù)提供了uvm_sequencer基類(lèi)，其參數(shù)為request和response數(shù)據(jù)類(lèi)型。

2023-06-07 標(biāo)簽：UVMTLMsequence 1850 0

uvm中的Scoreboards介紹

在驗(yàn)證過(guò)程中讓DUT進(jìn)入特定場(chǎng)景只是驗(yàn)證的重要部分之一，驗(yàn)證環(huán)境還應(yīng)該檢查來(lái)自DUT的輸出響應(yīng)。

2023-06-20 標(biāo)簽：RTLUVMTLM 1809 0

談?wù)刅erilog/System Verilog和C的幾種交互模式

PLI全稱(chēng) Program Language Interface，程序員可以通過(guò)PLI在verilog中調(diào)用C函數(shù)，這種訪問(wèn)是雙向的。

2023-06-01 標(biāo)簽：編碼器VerilogTLM 1749 0

UVM手把手教程系列（二）Phase機(jī)制簡(jiǎn)單介紹

UVM中的phase，按照其是否消耗仿真時(shí)間（$time打印出的時(shí)間）的特性，可以分成兩大類(lèi)

2024-02-29 標(biāo)簽：UVMTLMDUT 1585 0

在UVM中component之間如何通信呢？

在簡(jiǎn)單的測(cè)試平臺(tái)里，component之間通過(guò)變量或者config_db機(jī)制通信是可行的，但是如果在復(fù)雜測(cè)試平臺(tái)中依然使用這種耦合性很強(qiáng)的方式通信的話，...

2023-05-26 標(biāo)簽：UVMTLMIMP 1271 0

UVM學(xué)習(xí)筆記（二）

更規(guī)范地傳遞信息，更方便地引入transaction級(jí)的隨機(jī)激勵(lì)。（一般來(lái)說(shuō)，物理協(xié)議中的數(shù)據(jù)交換都是以幀或者包為單位的，而transaction就類(lèi)似...

2023-05-26 標(biāo)簽：UVMTLMDUT 1247 0

UVM設(shè)計(jì)模式之觀察者模式解讀

Observer Pattern：對(duì)象之間定義一個(gè)一對(duì)多的依賴關(guān)系，當(dāng)一個(gè)對(duì)象改變的時(shí)候，所有依賴對(duì)象都會(huì)自動(dòng)收到通知。

2023-08-24 標(biāo)簽：UVMTLM解耦控制 1162 0

創(chuàng)建UVM Driver的步驟

Driver的作用是從sequencer中獲得數(shù)據(jù)項(xiàng)，按照接口協(xié)議將數(shù)據(jù)項(xiàng)驅(qū)動(dòng)到總線上。

2023-05-30 標(biāo)簽：UVMTLMDUT 1104 0

軟硬件協(xié)同仿真原理及主要組成部分概述

軟硬件聯(lián)合仿真在確保高效云解決方案的質(zhì)量、降低風(fēng)險(xiǎn)、節(jié)省時(shí)間和成本方面發(fā)揮著關(guān)鍵作用。

2023-10-16 標(biāo)簽：芯片設(shè)計(jì)RTLTLM 1035 0

創(chuàng)建agent的步驟

agent（如下圖）實(shí)例化并使用TLM連接driver、monitor和sequencer。

2023-06-01 標(biāo)簽：UVMTLMDUT 916 0

SoC電子系統(tǒng)級(jí)設(shè)計(jì)OSCI TLM抽象模型

當(dāng)前，OSCI TLM1.0抽象模型在工業(yè)界的SoC電子系統(tǒng)級(jí)設(shè)計(jì)中已得到廣泛應(yīng)用，如早期的軟硬件集成、系統(tǒng)性能分析、結(jié)構(gòu)設(shè)計(jì)、功能驗(yàn)證等。但隨著抽象層...

2023-11-02 標(biāo)簽：socESL模型 872 0

創(chuàng)建UVM Driver

Driver的作用是從sequencer中獲得數(shù)據(jù)項(xiàng)，按照接口協(xié)議將數(shù)據(jù)項(xiàng)驅(qū)動(dòng)到總線上。UVM類(lèi)庫(kù)提供了uvm_driver基類(lèi)，所有的Driver類(lèi)都...

2023-05-30 標(biāo)簽：driverUVMTLM 855 0