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TLM通信中常用的術語

TLM是transaction Level Modeling（事務級建模）的縮寫。簡單來說，一個transaction就是把具有某一特定功能的一組信息封...

2022-09-19 標簽：fpga 通信 TLM 4748 0

深度剖析UVM中的Analysis port

Analysis port? 每個組件通過其TLM接口與系統中的其他組件進行通信，用于給DUT發送激勵或者對DUT的行為進行響應。然而，在任何絕大多數...

2023-05-28 標簽：UVM TLM Analysis 3478 0

UVM環境debug的正確開啟方式

在使用UVM搭建環境時，遇到問題時，調試方式有千千萬萬，但很有必要了解下UVM庫提供了哪些內建的調試手段，可以少走彎路，大大提升效率，而不是瘋狂加各種打印消息。

2023-07-03 標簽：UVM TLM 3292 0

UVM中基于SOCKET通信的TLM2.0介紹

TLM2.0在2009年成為OSCI標準，主要用于構造總線系統的SystemC模型。

2023-06-25 標簽：UVM TLM TCPIP協議 3230 0

UVM TLM的基本概念介紹

在UVM中，transaction 是一個類對象，它包含了建模兩個驗證組件之間的通信所需的任何信息。

2023-05-24 標簽：UVM TLM FIFO存儲 2203 0

UVM driver和sequencer的通信

sequencer生成激勵數據，并將其傳遞給driver執行。UVM類庫提供了uvm_sequencer基類，其參數為request和response數據類型。

2023-06-07 標簽：UVM TLM sequence 2190 0

uvm中的Scoreboards介紹

在驗證過程中讓DUT進入特定場景只是驗證的重要部分之一，驗證環境還應該檢查來自DUT的輸出響應。

2023-06-20 標簽：RTL UVM TLM 2156 0

談談Verilog/System Verilog和C的幾種交互模式

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調用C函數，這種訪問是雙向的。

2023-06-01 標簽：編碼器 Verilog TLM 2129 0

UVM手把手教程系列（二）Phase機制簡單介紹

UVM中的phase，按照其是否消耗仿真時間（$time打印出的時間）的特性，可以分成兩大類

2024-02-29 標簽：UVM TLM DUT 1906 0

UVM學習筆記（二）

更規范地傳遞信息，更方便地引入transaction級的隨機激勵。（一般來說，物理協議中的數據交換都是以幀或者包為單位的，而transaction就類似...

2023-05-26 標簽：UVM TLM DUT 1555 0

在UVM中component之間如何通信呢？

在簡單的測試平臺里，component之間通過變量或者config_db機制通信是可行的，但是如果在復雜測試平臺中依然使用這種耦合性很強的方式通信的話，...

2023-05-26 標簽：UVM TLM IMP 1448 0

UVM設計模式之觀察者模式解讀

Observer Pattern：對象之間定義一個一對多的依賴關系，當一個對象改變的時候，所有依賴對象都會自動收到通知。

2023-08-24 標簽：UVM TLM 解耦控制 1322 0

創建UVM Driver的步驟

Driver的作用是從sequencer中獲得數據項，按照接口協議將數據項驅動到總線上。

2023-05-30 標簽：UVM TLM DUT 1277 0

軟硬件協同仿真原理及主要組成部分概述

軟硬件聯合仿真在確保高效云解決方案的質量、降低風險、節省時間和成本方面發揮著關鍵作用。

2023-10-16 標簽：芯片設計 RTL TLM 1251 0

UVM Transaction-Level Modeling (TLM)介紹

驗證生產力的關鍵之一是 **在一個合適的抽象級別上考慮驗證問題** 。也就是說，在驗證DUT時應該創建一個支持適當抽象級別的驗證環境。雖然DUT實際接口...

2023-05-22 標簽：TLM 驗證 DUT 1241 0

SystemC TLM中的接口

SystemC TLM中的接口在SystemC TLM中，接口是一個C++的抽象類。抽象類中的所有方法都是用“=0”標識表示的純虛函數。C++不允許創...

2023-11-02 標簽：接口 ESL systemc 1229 0

創建agent的步驟

agent（如下圖）實例化并使用TLM連接driver、monitor和sequencer。

2023-06-01 標簽：UVM TLM DUT 1185 0

SoC電子系統級設計OSCI TLM抽象模型

當前，OSCI TLM1.0抽象模型在工業界的SoC電子系統級設計中已得到廣泛應用，如早期的軟硬件集成、系統性能分析、結構設計、功能驗證等。但隨著抽象層...

2023-11-02 標簽：soc ESL 模型 1145 0

UVM Transaction-Level Modeling (TLM)概述

驗證生產力的關鍵之一是在一個合適的抽象級別上考慮驗證問題。也就是說，在驗證DUT時應該創建一個支持適當抽象級別的驗證環境。

2023-05-22 標簽：RTL UVM TLM 1110 0

TLM抽象模型介紹

（1）OCP-IP TLM抽象模型 OCP-IP（Open Core Protocol International Partnership）是推動IP核...

2023-11-02 標簽：通信 ESL 模型 1104 0

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。
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