verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

verilog語法說明之case casez case

在rtl仿真中，有四種狀態(tài)，分別是0、1、x（unknown values）和z（high-impedance values）。

2023-09-20 標(biāo)簽：仿真 Verilog RTL 2582 0

簡述SystemVerilog的隨機(jī)約束方法

上一篇文章介紹了SystemVerilog的各種隨機(jī)化方法，本文將在其基礎(chǔ)上引入SystemVerilog的隨機(jī)約束方法（constraints）。通過...

2023-01-21 標(biāo)簽：Verilog 代碼約束 2576 0

數(shù)字設(shè)計FPGA應(yīng)用：FPGA串口（A、B）電路設(shè)計

中國大學(xué)MOOC 本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計、Verilog HDL語言及VIVAD...

2019-12-02 標(biāo)簽：fpga verilog 串口 2554 0

SystemVerilog中的fork-join

在fork-join語句塊中，每個語句都是并發(fā)進(jìn)程。在這個語句塊中，父進(jìn)程一直被阻塞，直到所有由“fork-join”產(chǎn)生的子進(jìn)程都執(zhí)行完。

2022-12-09 標(biāo)簽：Verilog System 進(jìn)程 2553 0

X態(tài)如何通過RTL級和門級仿真模型中的邏輯進(jìn)行傳播呢？

在Verilog中，IC設(shè)計工程師使用RTL構(gòu)造和描述硬件行為。但是RTL代碼中的一些語義，并不能夠準(zhǔn)確地為硬件行為建模。

2023-04-20 標(biāo)簽：IC設(shè)計 Verilog RTL 2534 0

從零開始反相器的verilog設(shè)計

反相器，是數(shù)字集成電路最基本的電路之一。由一個pmos和一個nmos組成，輸入信號IN接到pmos和nmos的柵極，輸出信號OUT由漏極引出

2023-10-09 標(biāo)簽：反相器 Verilog 晶體管 2501 0

數(shù)字電路設(shè)計有哪些仿真驗證流程

數(shù)字電路設(shè)計的仿真驗證流程是確保設(shè)計能夠正確運行的重要步驟之一。在現(xiàn)代電子設(shè)備中，數(shù)字電路被廣泛應(yīng)用于各種應(yīng)用領(lǐng)域，如計算機(jī)、通信設(shè)備、汽車電子等等。因...

2024-01-02 標(biāo)簽：汽車電子 Verilog 數(shù)字電路 2499 0

Verilog時鐘分頻知識總結(jié)

采用觸發(fā)器反向輸出端連接到輸入端的方式，可構(gòu)成簡單的 2 分頻電路。

2023-05-30 標(biāo)簽：邏輯電路 Verilog 計數(shù)器 2487 0

基于共享緩存的架構(gòu)的系統(tǒng)“假性卡死”問題分析

作者：高志凱一次常規(guī)調(diào)試中發(fā)現(xiàn)上電后交換機(jī)多個口同時打流會導(dǎo)致卡死的現(xiàn)象，最后一步步分析問題出現(xiàn)的原因是位寬不夠?qū)е碌囊绯觥＿@讓我回想起團(tuán)隊已經(jīng)量產(chǎn)的...

2020-11-26 標(biāo)簽：以太網(wǎng)交換機(jī)Verilog 2450 0

SystemVerilog中的local變量

默認(rèn)情況下，類的成員和方法可從外部訪問使用類的對象句柄來訪問，也就是說，它們是公共的。

2022-11-28 標(biāo)簽：Verilog System 函數(shù) 2446 0

Verilog進(jìn)行組合邏輯設(shè)計時的注意事項

由于賦值語句有阻塞賦值和非阻塞賦值兩類，建議讀者使用阻塞賦值語句“=”，原因?qū)⒃凇白枞x值和非阻塞賦值”中(現(xiàn)在還沒有寫)進(jìn)行說明。

2022-03-15 標(biāo)簽：電路 Verilog 邏輯設(shè)計 2446 0

verilog中function和task的區(qū)別

在Verilog中，F(xiàn)unction和Task是用于模塊化設(shè)計和重用代碼的兩種重要元素。它們允許開發(fā)人員將復(fù)雜的操作分解為更小的功能單元，并在需要時調(diào)用...

2024-02-22 標(biāo)簽：Verilog Function 函數(shù) 2437 0

關(guān)于Vivado Non-project，我們應(yīng)知道的一些問題

Vivado支持Project模式也支持Non-Project模式。兩者既可以支持圖形界面也支持Tcl命令，但用到的Tcl命令是不同的，不能混用。通常，...

2022-12-15 標(biāo)簽：Verilog System project 2434 0

關(guān)于字符串?dāng)?shù)據(jù)類型的示例

字符串?dāng)?shù)據(jù)類型是一個有序的字符集合。

2022-10-17 標(biāo)簽：Verilog System 字符串 2429 0

在Verilog中實現(xiàn)Moore型和Mealy型狀態(tài)機(jī)的方法簡析

編寫能夠被綜合工具識別的狀態(tài)機(jī)，首先需要理解狀態(tài)機(jī)的基本概念和分類。狀態(tài)機(jī)(FSM)是表示有限個狀態(tài)以及在這些狀態(tài)之間轉(zhuǎn)換的邏輯結(jié)構(gòu)。

2024-05-01 標(biāo)簽：EDA工具 Verilog 狀態(tài)機(jī) 2423 0

基于FPGA的按鍵檢測設(shè)計

在電子產(chǎn)品中我們會經(jīng)常用到按鍵，比如電腦的鍵盤，手機(jī)的按鍵等等，按鍵就是人機(jī)交互的一種工具。本文使用 FPGA 程序來檢測與按鍵對應(yīng)的 I/O口的電平...

2023-04-18 標(biāo)簽：fpga 電子產(chǎn)品 led燈 2416 0

Verilog的兩個誤區(qū)

Reg類型只在過程塊中被賦值;而Net類型則在過程塊外面被賦值或者驅(qū)動.

2017-02-11 標(biāo)簽：Verilog 2397 0

Vivado：ROM和RAM的verilog代碼實現(xiàn)

本文主要介紹ROM和RAM實現(xiàn)的verilog代碼版本，可以借鑒參考下。

2023-05-16 標(biāo)簽：ROM RAM Verilog 2386 0

IC設(shè)計：Verilog是如何實現(xiàn)RR輪詢調(diào)度的？

在設(shè)計中，我們經(jīng)常會用到RR（Round-Robin,RR）輪詢調(diào)度，用于保證在一個時間段內(nèi)的多個請求信號都能得到公平響應(yīng)。

2023-12-13 標(biāo)簽：寄存器 IC設(shè)計 Verilog 2384 0

SystemVerilog中的“l(fā)et”語法

相比`define的全局scope，“l(fā)et” 可以只作用在局部scope。

2022-12-05 標(biāo)簽：Verilog System LET 2383 0

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