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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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使用Verilog/SystemVerilog硬件描述語言練習數字硬件設計

HDLBits 是一組小型電路設計習題集，使用 Verilog/SystemVerilog 硬件描述語言 (HDL) 練習數字硬件設計~

2022-08-31 標簽：電路設計硬件 Verilog 2005 0

如何使用verilog參數和generate語句來編寫可重用的verilog代碼？

與大多數編程語言一樣，我們應該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項目的開發時間，因為我們可以更輕松地將代碼從一個設計移植到另一個設計。

2023-05-08 標簽：Verilog 計數器編程語言 1998 0

IC設計之Verilog代碼規范

Verilog規范對于一個好的IC設計至關重要。

2023-08-17 標簽：IC設計 Verilog 程序 1996 0

Verilog設計中函數和任務的作用分析

任務和函數在Verilog中用于描述常用的功能行為。與其在不同的地方復制相同的代碼，不如根據需求使用函數或任務，這是一種良好且常見的做法。為了便于代碼維...

2022-03-15 標簽：Verilog 1979 0

Interface接口的優勢和使用示例

將設計和驗證從邏輯上和時間上分開，使得兩個小組可以相對獨立。

2023-09-01 標簽：接口 IC設計 Verilog 1972 0

Fpga Verilog SDRAM模塊—單字讀寫案例

筆者與SDRAM有段不短的孽緣，它作為冤魂日夜不斷糾纏筆者。筆者嘗試過許多方法將其退散，不過屢試屢敗的筆者，最終心情像橘子一樣橙。

2023-12-15 標簽：fpga SDRAM Verilog 1968 0

verilog雙向端口的使用

在Verilog硬件描述語言中，端口是指連接模塊（Module）與其他模塊、寄存器或是物理設備的輸入或輸出接口。單向端口可以作為輸入或輸出使用，而雙向端...

2024-02-23 標簽：模塊接口硬件 1964 0

關于HDLBits的Verilog實現

從這一題開始我們將進行過程塊的學習，也就是時序和組合邏輯的一些知識，下面簡單介紹一下這方面知識：

2022-09-16 標簽：fpga 硬件 Verilog 1958 0

正點原子開拓者FPGA視頻:Verilog基礎語法

　　Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性可以介于簡單的門和...

2019-09-19 標簽：fpga verilog 1951 0

FPGA入門之模塊結構

模塊（ module）是 Verilog 的基本描述單位，是用于描述某個設計的功能或結構及與其他模塊通信的外部端口。模塊在概念上可等同一個器件...

2023-03-21 標簽：模塊 cpu Verilog 1946 0

在questasim里如何設置和查看種子值呢？

在systemverilog代碼運行中，EDA工具會先給1個隨機種子值(seed)，所有代碼里的隨機數都是根據這個初始種子衍生出來的。

2023-05-29 標簽：EDA工具 Verilog TCL 1945 0

FPGA學習verilog代碼的經驗總結

既然HDL設計是并行的，那么就只能各個擊破了。我的習慣是先抓幾個重要端口，比如時鐘(CLK)、復位(RESET)等出現頻率比較高的端口，把它先弄清楚...

2018-09-15 標簽：fpga verilog 代碼 1935 0

Verilog例化說明

Verilog例化說明 1.什么是模塊例化？為什么要例化？模塊例化可以理解成模塊調用。對于一個FPGA工程，通常是由一個頂層模塊與多個功能子模塊組成，...

2024-12-17 標簽：Verilog 數碼管顯示顯示模塊 1935 0

異步FIFO之Verilog代碼實現案例

同步FIFO的意思是說FIFO的讀寫時鐘是同一個時鐘，不同于異步FIFO，異步FIFO的讀寫時鐘是完全異步的。同步FIFO的對外接口包括時鐘，清零，讀請...

2022-11-01 標簽：dsp 單片機 fifo 1933 0

FPGA之硬件語法篇：Verilog關鍵問題解惑

大家都知道軟件設計使用軟件編程語言，例如我們熟知的C、Java等等，而FPGA設計使用的是HDL語言，例如VHDL和Verilog HDL。說的直白點，...

2019-12-05 標簽：fpga verilog 代碼 1933 0

關于FPGA的開源項目介紹

Hello，大家好，之前給大家分享了大約一百多個關于FPGA的開源項目，涉及PCIe、網絡、RISC-V、視頻編碼等等，這次給大家帶來的是不枯燥的娛樂項...

2024-01-10 標簽：fpga 內核 Verilog 1927 0

基于Verilog的開關級建模

開關級建模是比門級建模更為低級抽象層次上的設計。在極少數情況下，設計者可能會選擇使用晶體管作為設計的底層模塊。隨著電路設計復雜度及相關先進工具的出現，以...

2023-03-30 標簽：開關電路設計信號 1926 0

SystemVerilog中的電平敏感事件控制

在verilog中絕大多數使用的都是邊沿敏感事件，例如@(posedge event)和@(negedge event)。

2022-12-12 標簽：Verilog System 1922 0

鋯石FPGA A4_Nano開發板視頻：Verilog基礎知識和語法的講解

2019-09-27 標簽：fpga 監控 verilog 1914 0

基于Corundum架構的100G RDMA網卡設計

傳統TCP/IP技術處理數據包需通過操作系統和其他軟件層，導致數據在系統內存、處理器緩存和網絡控制器緩存間頻繁復制，增加了服務器CPU和內存的負擔，特別...

2023-10-24 標簽：內存網卡 Verilog 1906 0

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