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xilinx

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Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設(shè)計工具以及作為預(yù)定義系統(tǒng)級功能的IP(Intellectual Property)核。

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xilinx技術(shù)

基于System Generator的FPGA開發(fā)總結(jié)

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前一陣一直在忙,所以沒有來得及寫博文。弄完雜七雜八的事情,又繼續(xù)FPGA的研究。使用Verilog HDL語言和原理圖輸入來完成FPGA設(shè)計的方法都試驗...

2017-02-11 標(biāo)簽:FPGAXilinx 8584 0

借助Intel i7 處理器和 Xilinx FPGA實現(xiàn)的開放式毫米波測試平臺

美國國家儀器公司(NI)和德國德累斯頓工業(yè)大學(xué)開展合作,通過世界上第一臺開放式毫米波測試平臺來拓展德累斯頓5G實驗室(D5GL),該測試平臺能實時處理超...

2017-02-11 標(biāo)簽:FPGAXilinxIntel 1134 0

ZedBoard學(xué)習(xí)手記(三)為自定義外設(shè)編寫裸奔控制軟件

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由于Xilinx已經(jīng)為我們做了大部分的鋪墊工作,因此裸奔控制外設(shè)這一步就顯得十分簡單了,如果不用Linux和圖形界面顯示,大概我的作品早早的就完成了吧。

2017-02-11 標(biāo)簽:LinuxXilinxZedBoard 1054 0

Xilinx DDR3控制器接口帶寬利用率測試(四

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描述:在此項測試中,發(fā)起四次讀寫訪問,其中讀寫操作分別間隔開,四次讀寫操作訪問的地址都是同一個,由此觀察讀寫切換引入的帶寬開銷。

2017-02-11 標(biāo)簽:DDR3Xilinx 5733 0

Xilinx DDR3控制器接口帶寬利用率測試(三)

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描述:在此項測試中,每個Bank只訪問一次,接著依次訪問其它Bank。DDR3有限制在一定時間內(nèi)可以輸入的Bank打開指令個數(shù),即在一定時間內(nèi)只允許輸入...

2017-02-11 標(biāo)簽:DDR3Xilinx 4504 0

Xilinx DDR3控制器接口帶寬利用率測試(二)

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描述:單Bank內(nèi)行切換時,每次打開一個Row,進(jìn)行一次寫操作以后,必須重新打開另外一個Row,才能進(jìn)行該Row的寫操作。兩個Row打開操作有時間間隙要...

2017-02-11 標(biāo)簽:DDR3Xilinx 2939 0

ZedBoard學(xué)習(xí)手記(九) 在ZedBoard上運行QT圖形軟件

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在Zynq平臺上運行QT其實與PC無異,都需要相應(yīng)的執(zhí)行環(huán)境,只不過PC上的QT Lib可以使用QT SDK自動安裝配置,而Zynq平臺上的QT Lib...

2017-02-11 標(biāo)簽:XilinxZynqZedBoard 1594 0

Transceiver對電源文波噪聲的要求

XILINX在Transceiver用戶手冊里提出了對模擬電源的文波噪聲要求:10mV p-p 10kHz~80Mhz。大多數(shù)客戶一看到該指標(biāo)要求的第一...

2017-02-10 標(biāo)簽:XilinxTransceiver電源文波 2326 0

參考時鐘對SERDES性能的影響

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我們知道,SERDES對參考時鐘有嚴(yán)格的相位噪聲性能要求。通常,SERDES供應(yīng)商會根據(jù)其SERDES采用的PLL以及CDR架構(gòu)特點,以及性能數(shù)據(jù),提出...

2017-02-10 標(biāo)簽:XilinxSERDES參考時鐘 6450 0

Xilinx 7系列FPGA使用之CLB探索(一)

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7系列FPGA是Xilinx新推出的基于28nm工藝的FPGA,其中包含三個系列:Artix、Kintex和Virtex。因項目要使用kintex7為平...

2017-02-10 標(biāo)簽:FPGAXilinxCLB 5406 0

6 FPGA LX9 MicroBoard成為學(xué)習(xí)FPGA的另一低成本方法

昨天為寫博客搜索關(guān)于miniSpartan6+開發(fā)板的一些信息,我偶然看到$89的 Xilinx Spartan-6 FPGA LX9 MicroBoa...

2017-02-10 標(biāo)簽:賽靈思Xilinx 1230 0

基于ZYNQ7000的交叉編譯工具鏈Q(jìng)t+OpenCV+ffmpeg等庫支持總結(jié)

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最近剛剛接觸XILINX的ZYNQ板,剛接觸沒有十天。XILINX定位它為SOC,我也很認(rèn)同,起碼比TI定位MPU為SOC強很多。

2017-02-10 標(biāo)簽:XilinxZYNQZYNQ7000 4835 0

ZedBoard上的點燈簽名實驗(二):創(chuàng)建自定義IP

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如果想使用Xilinx組件從頭開始創(chuàng)建嵌入式工程,一般是從PlanAhead開始,然后啟動XPS。

2017-02-10 標(biāo)簽:XilinxZedBoard 999 0

如果是的話,取代它的將會是什么?

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SemiWiki的Eric Esteve剛剛發(fā)表一篇博客,標(biāo)題為 “再見,DDRn協(xié)議”。博客中Esteve承認(rèn)這份博客將引起轟動,且聲稱 “ 今后數(shù)年...

2017-02-10 標(biāo)簽:XilinxDDR4 735 0

“軟”定義規(guī)范環(huán)境(SDNet)擴展至數(shù)據(jù)層實現(xiàn)高速SDN

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一個月前Xilinx 新興技術(shù)研究會上,斯坦福大學(xué)計算機科學(xué)系教授Nick McKeown教授說“未來的SDN芯片看起來將類似FPGA或某種可以在FPG...

2017-02-10 標(biāo)簽:FPGAXilinxSDN 874 0

利用Xilinx UltraScale架構(gòu)大幅提升生產(chǎn)力

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許多市場和應(yīng)用都對系統(tǒng)帶寬和處理功能需求顯著增長。無論是有線或無線通信、數(shù)字視頻還是圖像處理,更高的數(shù)據(jù)吞吐量要求都實現(xiàn)相同的結(jié)果,那就是所有系統(tǒng)組件...

2018-07-12 標(biāo)簽:xilinxultrascale 1839 0

Xilinx ISE使用錯誤和警告匯總

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2018-07-13 標(biāo)簽:xilinxise 6759 0

Xilinx FPGA普通IO作PLL時鐘輸入

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普通IO可以通過BUFG再連到PLL的時鐘輸入上,但要修改PLL的設(shè)置 input clk的選項中要選擇"No Buffer";

2017-02-09 標(biāo)簽:FPGA賽靈思Xilinx 7428 0

使用Xilinx 20nm工藝的UltraScale FPGA來降低功耗的19種途徑

在絕大部分使用電池供電和插座供電的系統(tǒng)中,功耗成為需要考慮的第一設(shè)計要素。Xilinx決定使用20nm工藝的UltraScale器件來直面功耗設(shè)計的挑戰(zhàn)...

2018-07-14 標(biāo)簽:xilinxultrascale 6122 0

Xilinx FPGA編程技巧常用時序約束介紹

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2018-07-14 標(biāo)簽:xilinxfpga編程 4810 0

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    海思
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  • CD4046
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    COMSOL
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    聯(lián)網(wǎng)技術(shù)
    +關(guān)注
  • 服務(wù)機器人
    服務(wù)機器人
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  • 四軸飛行器
    四軸飛行器
    +關(guān)注
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  • 基站測試
    基站測試
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  • TMS320F28335
    TMS320F28335
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  • 靜電防護(hù)
    靜電防護(hù)
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  • ESP8266
    ESP8266
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    wifi模塊ESP8266的默認(rèn)波特率是115200,但是單片機不能達(dá)到那么快的傳輸速率,只能使用4800bps,那么設(shè)置的時候,必不可少的要先用轉(zhuǎn)串口調(diào)試下載器。

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