多路同步數字調相信號源一般采用單片機和多片專用DDS芯片配合實現。該技術同步實現復雜，成本高。給出了一種基于FPGA的多路同步信號源的設計方法，通過VHDL語言硬件編程實現了基于單片FPGA的多路同步信號，數字調相快速準確。利用QuartusⅡ進行綜合和仿真驗證了該設計的正確性，該設計具有調相方便、速度快、成本低等優點。

　　引 言

　　實現信號源的多路同步輸出，在雷達、通信等多領域有著重要的應用。為了實現此功能，大多數設計是利用多個專用DDS芯片外圍借助單片機幫助，實現多信號同步輸出，如圖1所示。

　　系統工作時，根據鍵盤輸入，單片機輸出頻率控制字和相位控制字以及波形選擇字，控制專用DDS芯片AD9854產生特定頻率和相位的波形，經濾波放大后輸出要求的模擬波形。為輸出頻率相同，相位相關的多路同步信號，控制數據由鍵盤輸入，單片機向各專用DDS芯片輸出相同的頻率控制字和不同的相位控制字指令，控制各專用DDS芯片輸出指定的頻率和相位的波形。這樣就從整體上實現了頻率和相位的連續可調及同步。

　　AD9854是美國AD公司的DDS系列產品，性能良好，頻率可調范圍寬。在這樣的設計中，利用AD公司的AD9854芯片，盡管有頻率可調范圍寬，波形豐富，實現調副、調頻容易等特點，但是由于是采用分立的專用DDS芯片，各芯片參數很難做到完全相同，參數的差異會造成輸出信號頻率和相位不同。因此，盡管各DDS芯片采用同一頻率字，各個輸出信號頻率也難以完全相同。同樣，由于參數的不一致，波形之間的相位也難以準確調整到位，更重要的是各個信號頻率差異的累積效應可能會導致同步失敗。另外，專用DDS芯片價格昂貴，設計成本也較高。

　　基于以上原因，這里給出一種基于單片FPGA的多路同步信號源的設計方案，這種方案具有實現簡單、同步性好等優點，且成本較低。

　　1 基于FPGA技術的多路同步信號源的設計模型

　　基于FPGA技術的多路同步信號源的整體框圖如圖2所示。

　　在本框圖中，以三路輸出為例，在一個FPGA芯片中，實現了三路基于DDs的信號通道，完成傳統上三個專用DDS芯片AD9854完成的功能，實現三路波形的數字輸出，在數字信號輸出后進行D/A轉換，實現三路信號的模擬輸出。三個DDS信道頻率取自同一個累加器輸出的地址值，進行查表，同時相位的加法實現也是針對同一個累加器輸出的地址，消除了分立專用DDS芯片計算的誤差。由于在一塊芯片中實現，所以各DDS信道的參數一致性好，分立專用DDS芯片的外部連線帶來的延時誤差也被降到最低。因此，通過以上措施，可以大大改善信號的一致性，可實現精準的相位連續調節。

　　單片機及總線配置電路通過鍵盤實現人機接口。通過4×4矩陣式鍵盤可以將頻率選擇、初始相位選擇等數據輸入單片機并經單片機處理后送FPGA，實現DDS的調整。

　　FPGA是完成DDS多信號產生的核心部件，完成DDS多路同步信號的產生。

　　2 基于DDS技術的多路同步信號輸出的FPGA核心設計

　　2.1 一般DDS的工作原理

　　DDS（Direct Digital Synthesizer）是從相位概念出發直接合成所需的波形的一種頻率合成技術。一個DDS信號發生器是由：相位累加器、波形數ROM表、D/A轉換器以及模擬低通濾波器LPF組成，原理框圖如圖3所示。DDS技術的核心是相位累加器，相位累加器在穩定時鐘信號的控制下產生讀取數據的地址值，隨后通過查表變換，地址值被轉化為信號波形的數字幅度序列，再由數/模變換器（D/A）將代表波形幅度的數字序列轉化為模擬電壓，最后經由低通濾波器將D/A輸出的階梯狀波形平滑為所需的連續波形。相位累加器在時鐘Fc的控制下以步長F作累加，輸出的值與相位控制字P相加后形成查表的地址值，對波形ROM進行尋址。波形ROM的輸出值即是幅度值，經過D/A變換后形成階梯狀的波形，最后通過低通濾波平滑成所需的波形。合成信號的波形取決于ROM表中的幅度序列，通過修改數據可以產生任意波形，如果要產生多種波形，只需把所需的多種波形數據存放到波形ROM表中。一般DDS的原理示意圖如圖3所示。