隨著射頻集成電路(RFIC)中集成的元件不斷增多，噪聲耦合源也日益增多，使電源管理變得越來越重要。本文將描述電源噪聲可能對RFIC 性能造成的影響。雖然本文的例子是集成鎖相環(PLL)和電壓控制振蕩器(VCO)的ADRF6820 正交解調器，但所得結果也適用于其他高性能RFIC。

電源噪聲會在解調器中形成混頻積，因而可能導致線性度下降，并對PLL/VCO 中的相位噪聲性能造成不利影響。本文將詳細描述電源評估方案，同時提供采用低壓差調節器(LDO)和開關調節器的推薦電源設計。

憑借雙電源和超高RF 集成度，ADRF6820 是適合討論的一款理想器件。它使用的有源混頻內核與ADL5380 正交解調器相似，PLL/VCO 內核與ADRF6720 相同，因此，本文所提供信息也可用于這些器件。另外，電源設計也可用于要求3.3 V 或5.0 V電源、功耗相似的新型設計。

ADRF6820 正交解調器和頻率合成器（如圖1 所示）非常適合新一代通信系統。該器件功能豐富，包括一個高線性度寬帶I/Q 解調器、一個集成小數N 分頻PLL 和一個低相位噪聲多核VCO。另外集成一個2:1 RF 開關、一個可調諧RF 巴倫、一個可編程RF衰減器和兩個LDO。這款高度集成的RFIC 采用6 mm ×6 mmLFCSP 封裝。

圖1. ADRF6820 簡化功能框圖

電源靈敏度

受電源噪聲影響最大的模塊為混頻器內核和頻率合成器。耦合至混頻器內核的噪聲會形成無用信號，結果會導致線性度和動態范圍下降。這對正交解調器尤其重要，因為低頻混頻積在目標頻帶之內。類似地，電源噪聲可能導致PLL/VCO 相位噪聲性能下降。無用混頻產物和相位噪聲性能下降是多數混頻器和頻率合成器的常見問題，但確切的下降幅度取決于芯片的架構和布局。了解這些電源靈敏度有利于設計出更加魯棒的電源，使性能和效率達到最優。

正交解調器靈敏度

ADRF6820 采用一個雙平衡吉爾伯特單元有源混頻器內核，如圖2 所示。雙平衡意味著LO 和RF 端口都采用差分驅動方式。

圖2. 吉爾伯特單元雙平衡有源混頻器

在濾波器抑制高階諧波以后，所得到的混頻器輸出為RF 和LO輸入的和與差。差項（也稱為IF 頻率）在目標頻帶之內，是所需信號。和項在頻帶之外，要進行濾波處理。

理想情況下，只有所需RF 和LO 信號會輸入混頻器內核，但很少是這種情況。電源噪聲可能耦合到混頻器輸入中并表現為混頻雜散。根據噪聲耦合源的不同，混頻雜散的相對幅度可能不同。圖3 所示為一種示例混頻器輸出頻譜，其中，由于電源噪聲的耦合，其與有用信號的混頻產物也出現在輸出頻譜上。在圖中，CW 對應于耦合到供電線路的連續波或正弦信號。比如，噪聲可能是來自600 kHz 或1.2 MHz 開關調節器的時鐘噪聲。電源噪聲可能導致兩個不同的問題；如果噪聲耦合到混頻器輸出，CW 音將沒有經過任何頻率轉換，出現在輸出端。如果耦合發生在混頻器輸入端，則CW 音會調制RF 和LO 信號，并在IF ±CW 產生積。

圖3. 電源噪聲耦合條件下的示例混頻器輸出頻譜

這些混頻積可能接近目標IF 信號，因此，要濾除它們是很困難的，動態范圍損失是不可避免的。正交解調器尤其如此，因為它們的基帶是復數且以直流為中心。ADRF6820 的解調帶寬范圍為直流至600 MHz。如果用噪聲頻率為1.2 MHz 的開關調節器驅動混頻器內核，則無用混頻積會出現在IF ±1.2 MHz。

頻率合成器靈敏度

本文末尾的參考文獻針對電源噪聲如何影響集成PLL和VCO提供了非常有價值的信息。其原理適用于采用相同架構的其他設計，但不同的設計需要單獨進行電源評估。例如，ADRF6820VCO 電源上的集成LDO 比不采用集成LDO 的PLL 電源具有更強的噪聲抑制能力。

ADRF6820 電源域和功耗

要設計電源管理解決方案，首先要考察RFIC 的電源域，以確定哪些RF 模塊由哪個域驅動、各個域的功耗、影響功耗的工作模式以及各個域的電源抑制性能。利用這些信息，可以收集到RFIC的靈敏度數據。

ADRF6820 的每個主要功能模塊都有自己的電源引腳。兩個域由5 V 電源供電。VPMX 驅動混頻器內核，VPRF 驅動RF 前端和輸入開關。其他域由3.3 V 電源供電。VPOS_DIG 驅動一個集成LDO，后者輸出2.5 V 以驅動SPI 接口、PLL 的Σ-Δ 調制器和頻率合成器的FRAC/INT 分壓器。VPOS_PLL 驅動PLL 電路，包括參考輸入頻率(REFIN)、相位頻率檢測器(PFD)和電荷泵(CP)。VPOS_LO1 和VPOS_LO2 驅動LO 路徑，包括基帶放大器和直流偏置基準電壓源。VPOS_VCO 驅動另一個集成LDO，后者輸出2.8 V 以驅動多核VCO。該LDO 對降低對電源噪聲的靈敏度十分重要。

ADRF6820 可配置為多種工作模式。正常工作模式下，采用2850 MHz LO 時，功耗小于1.5 mW。降低偏置電流會同時降低功耗和性能。增加混頻器偏置電流會提高混頻器內核的線性度并改善IIP3，但會降低噪聲系數，增加功耗。如果噪聲系數非常重要，可以降低混頻器偏置電流，結果可減少混頻器內核中的噪聲并降低功耗。類似地，輸出端的基帶放大器對低阻抗輸出負載具有可變電流驅動能力。低輸出阻抗負載要求較高的電流驅動，功耗也更高。數據手冊列出了一些數據表，其中展示了各種工作模式下的功耗。

測量步驟和結果

供電軌上的噪聲耦合會在CW 和IF ±CW 時產生無用噪聲。要模擬該噪聲耦合情形，在每個電源引腳上施加一個CW 音，測量所形成的混頻積相對于輸入CW 音的幅度。把該測量值記為電源抑制能力，單位為dB。電源抑制因頻率而異，因此，要對30 kHz 至1 GHz 的CW 頻率進行掃描，以捕捉到具體的行為數據。目標頻帶內的電源抑制能力決定了是否需要濾波。PSRR 計算方法如下：

CW PSRR（單位：dB）=輸入CW 幅度(dBm) –I/Q 輸出端測得的CW 饋通(dBm)

(IF ±CW) PSRR（單位：dB）=輸入CW 幅度(dBm) –I/Q 輸出端測得的IF ±CW 饋通(dBm)

(IF + CW)（單位：dBm）= (IF –CW) dBm，因為在載波周圍調制的CW 音具有相等的幅度。

實驗室設置

圖4 所示為實驗室設置。向網絡分析儀施加一個3.3 V 或5 V 直流源，以產生失調為3.3 V 或5 V 的掃頻連續正弦信號。將該信號施加到RFIC 上的各個供電軌。兩個信號發生器提供RF 和LO輸入信號。測量頻譜分析儀的輸出。

圖4. ADRF6820 PSRR 測量設置

測量步驟

無用混頻積的幅度取決于芯片的電源抑制性能，以及評估板上去耦電容的大小和位置。圖5 所示為輸出端(IF + CW)音的幅度，其中，電源引腳上給定0 dB 的正弦信號。無去耦電容時，無用音的幅度在–70 dBc 和–80 dBc 之間。數據手冊建議在板正面器件旁邊設置一個100 pF 的電容，在背面設置一個0.1 μF 的電容。從圖中可以看到這些外部去耦電容的諧振。16 MHz 處的瞬變是0.1 μF 電容諧振的結果（寄生電感為1 nH）。356 MHz 處的瞬變是100 pF 電容諧振的結果（兩個電容的寄生電感均為2 nH）。500 MHz 處的瞬變是100 pF 電容諧振的結果（寄生電感為1nH）。

圖5. IF ±CW去耦電容諧振的影響

結果

測量了基帶輸出端的供電軌上干擾信號(CW)和調制信號(IF ± CW)的幅度。在被測供電軌上引入了噪聲，其他電源則保持潔凈。圖6 所示為在電源引腳上注入0 dB 正弦信號并在30 kHz 至1 GHz 范圍內掃頻時(IF ±CW)音的幅度。圖7 所示為從CW 音到基帶輸出的饋通。

圖6. (IF ±CW)音的PSRR

圖7. CW音的PSRR

分析

圖中提供了各電源引腳處的電源靈敏度數據，這些數據非常有用。VPOS_PLL 具有最差電源抑制性能，因此，是最靈敏的電源節點。該電源引腳驅動PLL 電路，包括參考輸入頻率、相位頻率檢測器和電荷泵。這些靈敏的功能模塊決定著LO 信號的精度和相位性能，因此，其上耦合的任何噪聲都會直接傳播到輸出端。

同理，可以認為VCO 電源也是一個非常重要的節點。從圖中可以看出，VPOS_VCO 的抑制性能遠遠優于VPOS_PLL。這是實際驅動VCO 的內置LDO 造成的結果。LDO 將VCO 與外部引腳上的噪聲隔離開，同時為其提供固定噪聲頻譜密度。PLL 電源無LDO，因而是最敏感的供電軌?？梢姡瑢⑵渑c潛在噪聲耦合相隔離對于獲得最佳性能至關重要。

PLL 環路濾波器會衰減高CW 頻率，因此，VPOS_PLL 在低頻下的靈敏度較差，當頻率從30 kHz 掃描至1 GHz 時會緩慢改善。在較高頻率下，干擾音的幅度會衰減，注入PLL 的功率水平顯著降低?？梢姡琕POS_PLL 的高頻電源抑制性能優于其他電源域。環路濾波器組件是針對20 kHz 配置的，如圖8 所示。

供電軌（從靈敏度最高到最低）為：VPOS_PLL、VPOS_LO2、VPOS_VCO、VPOS_LO1、VPOS_DIG、VPMX 和VPRF。

圖8. 針對20 kHz 環路帶寬配置的PLL 環路濾波器

電源設計

經過前面的討論，我們對ADRF6820 在各種模式下的最大功耗以及各電源域的靈敏度有了較好的理解，我們利用開關調節器和LDO 來設計電源管理解決方案，以決定兩種電源解決方案的可行性。首先，把一個6 V 源調節至5 V 和3.3 V，供ADRF6820供電軌使用。圖9 所示為針對VPMX 和VPRF 的5 V 電源設計。ADP7104 CMOS LDO 最多可以提供500 mA 的負載電流。ADP2370 低靜態電流降壓開關調節器可以在1.2 MHz 或600 kHz 下工作。在開關調節器輸出端增加了額外的濾波理，以衰減開關噪聲。ADP2370 最高可以提供800 mA 的負載電流。ADRF6820 的5 V 供電軌可以由ADP7104 或ADP2370 驅動。在每個電源引腳上施加額外的去耦和濾波處理。

圖9. 5 V 電源設計

圖10 所示為3.3 V 電源設計。源電壓仍為6.0 V，但一個額外的LDO 使源電壓降至中間電壓，然后，源電壓進一步降至3.3 V。需要一個額外級以減少功率損耗，因為一個直接降壓至3.3 V 的6 V 源電壓工作時的最大效率為55%。開關調節器路徑不需要中間級，因為其脈沖寬度調制(PWM)架構可降低功率損耗。

3.3 V 設計允許進行更多實驗。除了用一個LDO 或開關調節器驅動3.3 V 供電軌以外，VPOS_PLL 供電軌有額外LDO 選項，VPOS_DIG 供電軌有一個可選的隔離式LDO。由于PLL 電源靈敏度最高，因此，我們嘗試了三種電源解決方案，每一種都有不同的輸出噪聲：ADP151 3.3 V 超低噪聲CMOS LDO，輸出噪聲為9 μV；ADP7104 3.3 V 低噪聲CMOS LDO，輸出噪聲為15 μV rms；ADP2370 3.3 V 降壓調節器。我們希望確定仍能維持所需相位噪聲性能的最高電源噪聲。最高性能、最低噪聲LDO是不可或缺的嗎？

另外還嘗試在VPOS_DIG 供電軌上采用ADP121 3.3 V 低噪聲CMOS LDO，以確定數字噪聲是否會影響性能。受SPI 接口開關影響，數字供電軌的噪聲一般高于模擬電源。我們希望確定3.3 V 數字電源是需要自己的LDO，還是可以直接耦合到模擬電源。我們選擇ADP121 作為低成本解決方案。

圖10. 3.3 V 電源設計

結論和推薦電源設計

對于VPOS_PLL（最靈敏的供電軌），低成本的ADP151 LDO可以實現與ADP7104 高性能、低噪聲LDO 相同的相位噪聲，如圖11 所示。然而，在采用ADP2370 開關調節器時，性能下降，如圖12 所示。噪聲波峰由開關調節器導致，在其輸出端可見，如圖13 所示。因此，VPOS_PLL 最多可以承受15 μV rms的噪聲而不造成集成相位噪聲性能下降，但不能使用開關調節器來驅動該引腳。使用性能更高、噪聲更低的LDO 并未帶來好處。

圖11. 使用ADP151 和ADP7104 時的集成相位噪聲

圖12. 使用ADP151 和ADP2370 時的集成相位噪聲

在用開關調節器或LDO 驅動剩余供電軌時，可維持良好的相位噪聲性能，如圖14 所示。5 V 供電軌引腳VMPX 和VPRF 可以相連并用單電源供電。3.3 V 電源引腳VPOS_LO1、VPOS_LO2和VPOS_VCO 也可相連并用單電源供電。VPOS_DIG 不需要獨立的LDO，可以連接模擬3.3 V 電源。

圖13. ADP2370 的輸出頻譜

圖14. 開關與LDO 噪聲系數

推薦電源設計（如圖15 所示）采用6 V 源電壓，包括ADP7104 5.0 V 和ADP7104 3.3 V LDO。該解決方案只使用了LDO，因為源電壓接近所需的電源電壓。功效處于可接受水平，因此，無需額外增添濾波元件和開關調節器。

推薦的電源設計（如圖16 所示）采用12 V 源電壓，包括兩個開關調節器和一個LDO。源電壓遠遠大于所需電源電壓，因此使用了開關調節器來提高功效。除靈敏的VPOS_PLL 電源以外的所有電源引腳都可用開關調節器供電。ADP7104 或ADP151均可用于VPOS_PLL。

圖15. 6 V 源電壓的推薦電源設計

圖16. 12 V 源電壓的推薦電源設計

作者：Qui Luu，RF 應用工程師，ADI 公司

審核編輯：湯梓紅