為了使飛行員能夠認讀更多更清晰地視頻信息，本文研究了機載高清視頻處理模塊的硬件設計和邏輯軟件算法。在座艙顯示系統中實現了高清視頻的顯示，包括高清視頻的縮放和疊加。滿足系統對高清視頻處理的要求。

　　引言

　　現代飛機座艙顯示技術的發(fā)展日新月異，需要顯示各種傳感器信息的數據已經達到海量規(guī)模。飛行員在不同飛行時段獲得的信息也越來越多，為了使飛行員能夠在某特定的飛行時段認讀和處理更為精確的信息，并且各種傳感器信息融合在同一個坐標系中，因此需要研究機載環(huán)境中高清視頻處理技術，研究在較大尺寸的顯示器上顯示處理高清視頻信號。

　　高清視頻處理模塊位于顯示分系統中，加速顯示高清視頻信號，實現高清視頻的縮放和疊加。滿足了飛行員對大尺寸和高清晰視頻顯示的需求。模塊接收顯示命令和視頻數據，將融合信息加速顯示到顯示器上，同時接收解碼兩路高清外視頻信號，在FPGA芯片中實現內視頻和外視頻的運算處理，包括縮放和疊加，并且將處理后的視頻信息按照不同的要求輸出到顯示器上。

　　1 高清視頻處理模塊系統結構

　　高清視頻處理模塊內部包含圖形處理器，它接收顯示命令和數據，加速渲染圖形畫面，輸出為高清視頻信號，在FPGA中運算融合外視頻信號，兩路分別輸出到外部顯示器上，視頻格式分別為高清LVDS和高清DVI。

　　高清視頻處理模塊主要功能電路包括圖形處理器電路、視頻疊加和縮放邏輯電路、編解碼電路和供電復位時鐘電路。模塊系統組成框圖如圖1所示。

　　2 高清視頻處理模塊硬件電路設計

　　2.1 圖形處理器電路

　　圖形處理器電路主要負責內部高清視頻的生成和視頻輸出控制。它將繪圖數據和命令通過二維和三維圖形加速管線加速生成并且存儲在顯存中，輸出控制部件將顯存中的數據按照相應格式輸出視頻信號。

　　圖形處理器選用AMD公司的M9000芯片，該芯片支持高清視頻處理，支持二維和三維圖形硬件加速，OpenGL圖形接口標準，工作頻率高達 250MHz，64MByte的顯存容量，兩路獨立的顯示輸出通道，可選擇LVDS、DVI、VGA、TV和并行LCD接口。本設計中，圖形處理器生成內部視頻信號分辨率為1920×1080，刷新頻率為60Hz。

　　2.2 視頻疊加和縮放邏輯電路

　　視頻疊加和縮放邏輯電路包括FPGA和SRAM兩部分電路，完成內視頻和外視頻的疊加運算和縮放。從FPGA的角度計算，其功能接口包括，一路高清內視頻信號，由圖形處理器生成，兩路高清外視頻信號，經過解碼器解碼后輸出到FPGA芯片中，一路高清DVI視頻輸出，對外輸出一路高清DVI信號，一路雙LVDS視頻輸出，滿足高清LVDS信號輸出到液晶顯示器上，最后是SRAM緩存部分，實現視頻信號緩存功能。

　　基于FPGA功能接口數量和模塊功耗的要求，本設計選擇XILINX公司的SPARTAN-6系列中的XC6SLX150-2FGG9001芯片。該片共有147443個邏輯處理單元，可使用的I/O管腳多達576個，邏輯資源相當豐富，能夠滿足高清視頻縮放和疊加功能對邏輯資源的需求。

　　SRAM存儲器用來緩沖視頻信息，它用觸發(fā)器存儲信息，觸發(fā)器在信息讀出后可以保持原有的狀態(tài)，因此SRAM不需要再生。即使DRAM的集成度比 SRAM高，并且功耗小，價格低，但是目前SRAM容量在增大，速度比DRAM高，時序控制比DRAM簡單。最重要的是SRAM作為存儲芯片比較穩(wěn)定，因此本設計選擇CYPRESS公司的SRAMCY7C1470BV33-167AXI作為視頻信號緩存。模塊采用6片SRAM，該芯片存儲容量為2 M×36 bits，3.3V供電，支持167MHz的總線操作，工作溫度為-40℃到+85℃，滿足視頻緩存的需求。

　　2.3 編解碼電路

　　編解碼電路由解碼電路和編碼電路組成。解碼電路主要完成兩路高清數字DVI視頻的解碼功能，將解碼后符合類VESA視頻時序的數字RGB信號傳輸到 FPGA中。解碼電路采用兩片AD公司的ADV7162。該芯片為雙通道高清數字DVI解碼器，支持HDMI標準1.4a，具有可編程均衡器，每一個 HDMI接口支持5V供電和熱插拔檢測，工作頻率高達225 MHz，工作溫度為-40℃到+85℃。

　　編碼器電路完成兩路視頻的編碼功能，分別將FPGA輸出的數字RGB視頻信號編碼轉換成一路雙LVDS信號和一路高清DVI信號。雙LVDS信號直接驅動液晶顯示器，物理鏈路共有2對差分時鐘線和8對差分數據線，它從FPGA接收并行數字RGB信號轉換成串行LVDS信號。該編碼器采用NI公司的 DS90C387來完成雙LVDS信號的編碼和發(fā)送功能，該芯片支持單像素和雙像素兩種數據傳輸方式，能將48bit并行TTL數據（雙24位色像素）轉換成8對LVDS差分數據線，雙像素速率最高支持112MHz，能夠滿足1080p高清視頻的編碼和驅動傳輸的要求。

　　另一路高清DVI信號同樣是從FPGA芯片接收并行數字RGB信號后編碼轉換而來，所承載的邏輯傳輸內容和雙LVDS信號通路相同，不同的是它將并行數字RGB視頻編碼成串行差分的TMDS物理鏈路信號，編碼器采用AD公司的ADV7513，該芯片是一款高分辨率多媒體接口編碼器，支持DVI的 v1.4協議，其并行發(fā)送時鐘高達165MHz，支持1080p的視頻編碼，滿足編碼格式和高清分辨率的要求。

　　2.4 供電復位時鐘電路

　　供電復位時鐘電路完成高清視頻處理模塊的電源設計、時鐘設計和系統復位功能。本模塊采用單+5V供電，需要輸入電流大約4安培，模塊內部各個芯片需要1.2V、1.8V、2.5V和3.3V四種電壓，所有芯片沒有上電順序的要求，因此可以使用兩路開關電源轉換芯片LTM4616實現。

　　時鐘電路提供支持模塊需要的時鐘頻率，本設計中高清DVI解碼器需要28.63636MHz的時鐘頻率，圖形處理器和FPGA芯片需要25MHz和27MHz的時鐘頻率。這三種時鐘均由相應頻點的晶振產生。

　　穩(wěn)定的復位電路是模塊穩(wěn)定工作的前提，本設計提供手動復位、上電復位和電源監(jiān)控。當這三種復位條件之一具備時，均會復位模塊。

?　　3 視頻疊加和縮放邏輯算法思想

　　3.1 視頻畫面縮放邏輯設計?

　　高清視頻處理模塊需要在FPGA中實現的邏輯功能主要有視頻信號的疊加和縮放，和兩路視頻信號的輸出控制功能。它接收兩路高清外視頻信號，經過碼流的解析后存儲在SRAM中。接下來完成縮放功能，將兩路外視頻分辨率1920×1080的高清視頻縮小到960×1080，然后將縮小的畫面拼接成一幅畫面，即拼接后的分辨率為1920×1080，接下來將內視頻和拼接后的畫面透明疊加在一起，構成一幅新畫面。最后，輸出控制邏輯將疊加后的視頻分別以雙 LVDS和DVI格式輸出到編碼器，完成整個邏輯運算功能。圖2邏輯運算流程框圖。

　　高清視頻處理模塊對視頻信號的縮放處理采用三次卷積法。該方法不同于常用的最近鄰域法和雙線性插值法。最近鄰域法是通過反向變換得到一個浮點坐標，對其簡單的取整后得到一個整數型坐標，這個整數型坐標就是目的像素的像素值，最鄰近插值簡單直觀，但得到的圖像質量不高。雙線性插值算法的思想是目標圖像中新創(chuàng)造的像素點值是由源圖像位置在它附近的2×2區(qū)域4個鄰近像素的值加權平均計算得出的。雙線性插值算法獲得的圖像質量較高，不會出現像素點不連續(xù)的情況。但該方法低通濾波功能較好，高頻分量會受損，所以可能會使圖像輪廓在一定程度上變得模糊。三次卷積法克服了以上兩種方法的不足，它輸出圖像的每一個像素都是原圖16個像素（4×4）運算的結果。在使用三次卷積插值時，目標點的值借助周圍的16個已知的像素點的值重采樣計算得到。該方法圖像質量較高，同時保留了高頻成分。

?　　3.2 視頻疊加邏輯算法?

　　本設計中，視頻疊加實現了內視頻信號和拼接后的外視頻的透明疊加。這種方法能夠將更多的高清晰的內容顯示出來，并且疊加的兩部分的分辨率是相同的。采用的疊加方法是成熟的阿爾法混合疊加法，其特點是疊加后能夠同時看到兩幅視頻畫面。該算法的思想可以描述為：

　　目標象素=圖像1象素×α+圖像2象素×（1-α）（1）

　　上述公式（1）中，α為疊加因子，當α取0.5時，疊加效果是半透明疊加。

　　4 性能結果及分析

　　高清視頻處理模塊實現了高清晰大分辨率視頻信號的處理功能，圖形處理器能夠加速渲染HDMI視頻信號，兩路高清外視頻實現了縮放和拼接，分辨率從 1920×1080縮放到960×1080，在將兩幅畫面拼接在一起，形成一個分辨率為1920×1080的新的視頻畫面，最后將拼接后的畫面和內視頻透明疊加在一起，完成了整個視頻信號的邏輯運算，滿足了顯示分系統的要求。

　　5 結束語

　　高清視頻處理模塊主要完成了高清晰大分辨率的視頻運算和處理。將傳統的標清視頻升級為高清畫面，分辨率達到1920x1080。它通過顯示分系統，將運算后的高清畫面輸出顯示在高清顯示器上。它增強了視頻信息的可讀性，增加了飛行員的認讀范圍和清晰度，有利于飛行員有效的了解綜合態(tài)勢，做出正確的決策。
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