隨著模數(shù)轉(zhuǎn)換器（ADC）設(shè)計(jì)和架構(gòu)不斷改進(jìn)，使用更小幾何形狀的工藝節(jié)點(diǎn)，一類(lèi)新的GHz ADC產(chǎn)品開(kāi)始出現(xiàn)。ADC能夠以GHz及以上的速率直接進(jìn)行RF采樣，沒(méi)有交錯(cuò)偽影，為通信系統(tǒng)、儀器儀表和雷達(dá)應(yīng)用的直接RF數(shù)字化系統(tǒng)提供了新的解決方案。以前，這些解決方案需要多級(jí)濾波、頻率合成器和混頻器將輸入信號(hào)轉(zhuǎn)換為參考頻率，然后由ADC以100s的MSPS轉(zhuǎn)換速率進(jìn)行數(shù)字化。現(xiàn)在，直接RF采樣可以通過(guò)最先進(jìn)的寬帶ADC技術(shù)實(shí)現(xiàn)。請(qǐng)記住，速度雖然重要，但并不是設(shè)計(jì)中要考慮的唯一性能因素。應(yīng)同等考慮動(dòng)態(tài)范圍和頻譜噪聲。我們將在以后的文章中探討這些性能維度。

不久前，唯一能夠以GSPS（每秒千兆采樣）速度運(yùn)行的單片ADC架構(gòu)是具有1位或<>位分辨率的閃存轉(zhuǎn)換器。它們耗電大，由于閃存架構(gòu)的幾何尺寸和功耗限制權(quán)衡，通常無(wú)法提供超過(guò) <> 位的有效位數(shù) （ENOB）。能夠?qū)Ω哂?> GHz的更高動(dòng)態(tài)范圍模擬輸入信號(hào)進(jìn)行采樣的唯一方法是將多個(gè)高速ADC內(nèi)核與采樣時(shí)鐘交錯(cuò)，采樣時(shí)鐘與每個(gè)內(nèi)核交錯(cuò)相位，具有精確的精度或占空比。模擬輸入需要被分割和混頻到每個(gè)ADC，這為新的信號(hào)噪聲進(jìn)入信號(hào)鏈并降低輸入功率提供了機(jī)會(huì)。雖然這種方法可以為某些應(yīng)用提供足夠的結(jié)果，但設(shè)計(jì)很復(fù)雜，并且在輸出頻域中會(huì)產(chǎn)生令人討厭的、不需要的交錯(cuò)偽影，需要對(duì)它們進(jìn)行數(shù)字濾波。

快，還是半快？

交錯(cuò)“雜散”可以在快速傅里葉變換（FFT）的頻率響應(yīng)中看到，其中每個(gè)內(nèi)部交錯(cuò)ADC內(nèi)核的輸入失調(diào)、增益、帶寬和采樣時(shí)序并不完全匹配。這給系統(tǒng)工程師帶來(lái)了額外的規(guī)劃復(fù)雜性，他們需要預(yù)先確定交錯(cuò)偽影的頻率，并在數(shù)字后處理中避免或消除它們。由于每個(gè)ADC內(nèi)核都是分立的，因此在生產(chǎn)中的系統(tǒng)生命周期內(nèi)，這些性能參數(shù)之間可能存在很大的制造不匹配差異。這些失配會(huì)導(dǎo)致輸入信號(hào)周期性不平衡，交錯(cuò)式ADC的輸出端會(huì)出現(xiàn)雜散頻率。

專(zhuān)有的ADC技術(shù)現(xiàn)在可以利用先進(jìn)的架構(gòu)和算法，防止雙通道和四通道交錯(cuò)ADC中出現(xiàn)的問(wèn)題。現(xiàn)在，無(wú)需在半速下使用兩個(gè)交錯(cuò)式ADC，并增加偽影，現(xiàn)在可以在單個(gè)ADC中全速實(shí)現(xiàn)性能，而無(wú)需交錯(cuò)雜散。工廠調(diào)整算法和片內(nèi)校準(zhǔn)可確保每個(gè)ADC按照預(yù)期的高性能標(biāo)準(zhǔn)運(yùn)行，而不是暴露于多個(gè)分立交錯(cuò)內(nèi)核的失配差異。

當(dāng)在其他頻譜純FFT中觀察到雜散頻率時(shí)，這會(huì)降低載波信號(hào)相對(duì)于其他噪聲的可用無(wú)雜散動(dòng)態(tài)范圍（SFDR）。為了改善GSPS ADC的SFDR，新的架構(gòu)和算法現(xiàn)在正在出現(xiàn)，而不僅僅是使用交錯(cuò)內(nèi)核。這消除了系統(tǒng)工程師的負(fù)擔(dān)，即必須識(shí)別和消除不需要的交錯(cuò)雜散的專(zhuān)用ADC后處理例程。

圖1.寬帶2.5 GSPS ADC的FFT顯示高性能SFDR，沒(méi)有交錯(cuò)偽像，而交錯(cuò)偽像在高速ADC中歷來(lái)存在問(wèn)題

簡(jiǎn)化路由

具有 10、12 或 14 位分辨率的千兆采樣轉(zhuǎn)換器會(huì)快速生成大量輸出數(shù)據(jù)。對(duì)于30.1 GSPS、2位ADC，使用低壓差分?jǐn)[幅（LVDS）數(shù)據(jù)可能需要5個(gè)并行通道的12 Gbps數(shù)據(jù)。

每個(gè)ADC處理30個(gè)差分LVDS對(duì)可能很難在系統(tǒng)布局上布線和保持匹配長(zhǎng)度。使用JESD204B（專(zhuān)為轉(zhuǎn)換器接口設(shè)計(jì)的高速串行/反序列化（SERDES）標(biāo)準(zhǔn)）可以?xún)H通過(guò)<>個(gè)或<>個(gè)差分通道發(fā)送等效數(shù)據(jù)。

JESD204B提供了一種在更少的數(shù)據(jù)線上高速輸出數(shù)據(jù)的方法，而沒(méi)有許多高速LVDS通道的時(shí)序板復(fù)雜性。由于通過(guò)JESD204B發(fā)送的數(shù)據(jù)基于嵌入式時(shí)鐘和控制字符進(jìn)行成幀，因此較低計(jì)數(shù)串行通道的路由比LVDS更能容忍時(shí)序偏差，如圖2所示。這樣就無(wú)需花費(fèi)大量時(shí)間來(lái)調(diào)整系統(tǒng) PCB 每個(gè) I/O 上的輸出時(shí)序。此外，JESD204B還提供輔助數(shù)據(jù)的信息“控制位”，可以附加到每個(gè)模擬樣品中，以幫助表征下游處理。通過(guò)這種方式，可以為每個(gè)樣本標(biāo)記觸發(fā)時(shí)間戳和超量程條件，以便后端FPGA可以進(jìn)一步了解數(shù)據(jù)對(duì)齊及其有效性。

圖2.JESD204B成幀協(xié)議允許數(shù)據(jù)通道之間和PCB布線內(nèi)出現(xiàn)明顯的時(shí)序偏差。FPGA 可以使用內(nèi)部緩沖器延遲重新對(duì)齊數(shù)據(jù)和樣本。

超量程檢測(cè)

自適應(yīng)增益算法對(duì)于能夠調(diào)整模擬輸入信號(hào)的幅度非常重要，因?yàn)轱柡虯DC輸入基本上會(huì)使系統(tǒng)在破譯信號(hào)的能力方面失明。理想情況下，增益自適應(yīng)反饋環(huán)路應(yīng)盡可能快。無(wú)論高速ADC輸出是基于LVDS還是使用JESD204B，該數(shù)字輸出增加的延遲通常都太長(zhǎng)，無(wú)法等待以接收飽和數(shù)據(jù)、檢測(cè)問(wèn)題并對(duì)條件做出反應(yīng)。

此問(wèn)題的一個(gè)解決方案是在ADC內(nèi)核本身內(nèi)使用可變電平比較，并在發(fā)生超量程情況時(shí)直接發(fā)送即時(shí)輸出標(biāo)志。這種技術(shù)繞過(guò)了較長(zhǎng)的后端輸出級(jí)的延遲，從而縮短了放大器的反饋時(shí)間，從而實(shí)現(xiàn)更快的自適應(yīng)增益周期。除了這種“快速超量程檢測(cè)”輸出外，還可以使用JESD204B接口在超量程樣本后附加警報(bào)位，以便下游系統(tǒng)處理對(duì)數(shù)據(jù)做出適當(dāng)?shù)臎Q策。

調(diào)優(yōu)、篩選和抽取 — 如何處理所有數(shù)據(jù)

寬帶ADC可以提供寬帶采樣的優(yōu)勢(shì)，但也可以提供比某些應(yīng)用所需的更多的數(shù)據(jù)。對(duì)于那些需要高采樣速率但不需要觀察大頻譜的系統(tǒng)，數(shù)字下變頻（DDC）允許使用子采樣和濾波策略來(lái)抽取GSPS ADC輸出的數(shù)據(jù)量。然后，下游處理觀察到頻譜的較小部分。

雖然DDC通常在信號(hào)鏈中的ADC之后實(shí)現(xiàn)，這不僅會(huì)消耗FPGA中的更多資源，而且還需要在ADC和FPGA之間傳輸全帶寬。DDC濾波可以在ADC內(nèi)完成，而不是在FPGA中傳輸和處理采樣數(shù)據(jù)，以?xún)H查看總帶寬的1/8或1/16。

當(dāng)與合成數(shù)控振蕩器（NCO）結(jié)合使用時(shí)，轉(zhuǎn)換器DDC濾波器在頻段中的精確位置可以通過(guò)精確的分辨率進(jìn)行調(diào)整。這允許較低的輸出速率，并且無(wú)需在FPGA上移動(dòng)和處理大量不需要的數(shù)據(jù)。當(dāng)有兩個(gè)DDC可用時(shí)，每個(gè)DDC都有一個(gè)獨(dú)特的NCO，它們可以交替地跨頻譜進(jìn)行步進(jìn)以掃描預(yù)期信號(hào)，而不會(huì)損失可見(jiàn)性。這可能是某些雷達(dá)應(yīng)用中的典型用途。

圖3.9625位、2.5 GSPS ADC AD12-2.5的框圖

ADI公司的AD9625-2.5 12位、2.5 GSPS ADC在寬帶寬范圍內(nèi)提供優(yōu)于–75 dBC SFDR性能，噪聲頻譜密度為150 dBFS/Hz。 ADI專(zhuān)有技術(shù)可實(shí)現(xiàn)這種性能，而不會(huì)出現(xiàn)采樣速率高于1.5 GSPS的GHz ADC通常可以看到的交錯(cuò)偽像。帶有寬帶調(diào)諧器的可選雙抽取下變頻濾波器路徑使系統(tǒng)設(shè)計(jì)人員能夠僅觀察 1/8 或 1/16 的全頻譜帶寬，每個(gè)帶寬都具有獨(dú)立的 10 位 NCO 放置分辨率。AD9625使用多達(dá)204個(gè)通道的JESD204B輸出接口，從而減輕了LVDS對(duì)典型的匹配走線布線具有挑戰(zhàn)性布局的需求。此外，設(shè)計(jì)人員還可以利用JESD<>B的優(yōu)勢(shì)，如低引腳數(shù)輸出、諧波幀時(shí)鐘、每個(gè)樣本的控制位信息和確定性延遲。

總之，GHz ADC產(chǎn)品和系統(tǒng)的趨勢(shì)部分是由更小的幾何形狀的工藝節(jié)點(diǎn)推動(dòng)的，這些節(jié)點(diǎn)在未來(lái)十年內(nèi)只會(huì)縮小尺寸。這將產(chǎn)生對(duì)更多能夠直接RF轉(zhuǎn)換的ADC的需求，從而簡(jiǎn)化架構(gòu)并將設(shè)計(jì)時(shí)間控制在合理的范圍內(nèi)。正是這種速度、簡(jiǎn)化設(shè)計(jì)以及動(dòng)態(tài)范圍和低噪聲等其他性能因素的結(jié)合，將把先進(jìn)的寬帶ADC技術(shù)推向一個(gè)新的水平，甚至更高。

審核編輯：郭婷