進入2010年代后，線寬接近原子的尺寸，微細化的速度開始放緩；隨著前沿制造技術的使用成本越來越高，設計方法正在轉向多芯片模塊。

在此情況下，受到關注的是將多枚芯片縱向堆疊的3D以及橫向排列連接的技術，并且可以不依賴微細化提高半導體的功能。

或許，在未來的幾年里，多芯片系統封裝（SiPs）預計將變得更加廣泛，先進的 2.5D 和 3D 芯片封裝技術將變得更加重要。

目前，由于摩爾定律的限制，在提高芯片性能的方向上，研發人員開辟了另外一個新的路徑：即利用3D技術通過有效堆疊多個芯片來提高半導體的綜合性能。

有持續關注奇普樂文章的半導體從業者，或許都知道：2022年我們寫了關于臺積電的核心技術CoWoS、InFO。

圖片來自：臺積電

在此背景下，本次將帶大家深入了解臺積電先進封裝技術，臺積電 3DFabric 是 3D 硅堆疊和先進封裝技術的關鍵組成：

6月8日，臺積電宣布先進后端六廠（Advanced Backend Fab 6）正式啟用，采用3DFabric技術，為系統集成技術的量產做好準備。

3DFabric是一個具有極大潛力的技術方向，臺積電率先全球同行建造了首間使用該技術的工廠，意在奪取芯片市場上更多前沿技術產品的訂單。

首先我們要知道：

其次，在 3D 硅堆疊部分，臺積電正在 TSMC-SoIC 系列中添加基于微凸點的 SoIC-P，以支持更多對成本敏感的應用。

圖片來自：臺積電

所以，2.5D CoWoS 平臺可為人工智能、機器學習和數據中心等 HPC 應用集成高級邏輯和高帶寬內存；InFO PoP 和 InFO-3D 支持移動應用，InFO-2.5D 支持 HPC chiplet 集成。

另外，SoIC 堆疊芯片可以集成到 InFO 或 CoWoS 封裝中，以實現最終系統集成。

于是乎，臺積電3D 硅堆疊技術，可追溯到2018年....

2018年4月的美國加州圣塔克拉拉(Santa Clara)第二十四屆年度技術研討會上，臺積電首度對外界公布創新的系統整合單芯片(SoIC)多芯片3D堆疊技術；這在當時被譽為可再次把三星狠狠甩在后頭、實現3D IC的高階封裝技術。

尤其，與傳統的二維芯片把所有的模塊放在平面層相比，三維芯片允許多層堆疊，而TSV是用來提供多個晶片垂直方向的通信；且，TSV是3D芯片堆疊技術的關鍵。

圖片為：3D芯片堆疊結構示意圖

與此同時，其3D硅堆疊技術不僅如此：

SoIC-P 基于 18-25μm 間距 μbump 堆疊，適用于對成本更敏感的應用，如移動、物聯網、客戶端等。

SoIC-X 基于無擾動堆疊，主要針對 HPC 應用。其晶圓上芯片堆疊方案具有 4.5 至 9μm 鍵距，并已在 TSMC 用于 HPC 應用的 N7 技術上量產。

SoIC 堆疊芯片可以進一步集成到 CoWoS、InFo 或傳統的倒裝芯片封裝中，用于客戶的最終產品。

小芯片堆疊是提高芯片性能和成本效益的關鍵技術，緊接著來了解一下SoIC技術：

SoIC技術是采用硅穿孔（TSV）技術，可以達到無凸起的鍵合結構，可以把很多不同性質的臨近芯片整合在一起；能直接透過微小的孔隙溝通多層的芯片，達成在相同的體積增加多倍以上的性能。

圖片來自：臺積電

SoIC技術為芯片 I/O 提供了強大的鍵合間距可擴展性，從而實現高密度芯片間互連。鍵距從低于 10 μm 的規則開始；與當前業界最先進的封裝解決方案相比，短芯片到芯片連接具有更小的外形尺寸、更高的帶寬、更好的電源完整性 (PI)、信號完整性 (SI) 和更低的功耗。

SoIC 技術將同構和異構小芯片集成到單個類似 SoC 的芯片中，該芯片具有更小的占地面積和更薄的外形，可以整體集成到先進的 WLSI（又名 CoWoS 服務和 InFO）中；從外觀上看，新集成的芯片就像通用的SoC芯片一樣，但嵌入了所需的異構集成功能。

值得一提的是：如果將各種芯片結合起來的3D技術得到普及，專注于設計的無廠半導體廠商之間、以及與后工序代工企業等的合作將提高重要性。

綜上所述，隨著物聯網、5G通信、人工智能、大數據等新技術的不斷成熟，全球集成電路行業進入新一輪的上升周期，封測行業受益市場規模持續增長。

據 Yole 數據統計，2021 年全球先進封裝市場規模約 350 億 美元，預計到 2025 年先進封裝的全球市場規模將達到 420 億美元，2019-2025 年全球先進封裝市場規模 CAGR 約 8%，增速高于傳統封裝市場。?

審核編輯：劉清