在歷史上，半導體產業的成長仰賴制程節點每一次微縮所帶來的電晶體成本下降；但下一代晶片恐怕不會再伴隨著成本下降，這將會是半導體產業近20~30年來面臨的最嚴重挑戰。

　　具體來說，新一代的20奈米塊狀高介電金屬閘極（bulk high-K metal gate，HKMG） CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過每個邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問題部分源自于在新制程節點，難以維持高參數良率（parametric yields）以及低缺陷密度（defect density）。

　　20奈米節點在達到低漏電方面有困難，是因為在摻雜均勻度（doping uniformity）、線邊緣粗糙度（line edge roughness）以及其他物理性參數的控制上遭遇挑戰，那些參數對制程中的細微變化都十分敏感。此外20奈米節點對雙重圖形（double patterning）的需求，也帶來了比28奈米更高的每片晶圓成本。

　　16/14奈米 FinFET 制程節點與20奈米節點采用相同的導線結構，因此晶片面積只比20奈米節點小了8~10%；該制程節點也面臨與應力控制、疊對（overlay），以及其他與3D結構的階梯覆蓋率（step coverage）、制程均勻度相關的因素。

　　半導體各個制程節點的每閘成本估計 （來源：International Business Strategies）

　　成本問題將會永久存在，因為隨著28奈米塊狀CMOS制程日益成熟，晶圓折舊成本（depreciation cost）將比產量爬升與初始高量產階段下滑60~70%，因此28奈米塊狀HKMG CMOS制程的每閘成本將會比FinFET低得多，甚至到2017年第四季也是一樣。而20奈米HKMG制程也將在2018或2019年折舊成本下滑時，面臨類似的發展趨勢。

　　塊狀CMOS制程與FinFET制程的每閘成本估計（來源：International Business Strategies）

　　資料顯示，FinFET制程能應用在高性能或是超高密度設計，但用在主流半導體元件上卻不符合成本效益；因此半導體產業界面臨的問題是，晶圓代工業者所推動的技術與客戶的需求之間并不協調。這種情況沒有結束的跡象，當半導體制程微縮到10奈米與7奈米節點，將會承受產業界還未充分準備好因應的額外晶圓制程挑戰。

　　尋求解決之道

　　要降低半導體未來制程節點的電晶體與邏輯閘成本，產業界有四條主要的解決之道：

　　1. 采用新元件結構

　　選項之一是全空乏絕緣上覆矽（fully depleted silicon-on-insulator，FD SOI），能帶來比塊狀CMOS與FinFET制程低的每閘成本以及漏電。

　　2. 采用18寸晶圓

　　18寸（450mm）晶圓面臨的主要挑戰，是該選擇在哪個制程節點進行轉換；一個可能的情況是10奈米與7奈米節點。不過，18寸晶圓與超紫外光微影不太適合在同一個制程節點啟用，這讓問題變得復雜化。

　　一座18寸晶圓廠要在7奈米節點達到每月4萬片晶圓的產量，成本將高達120億到140億美元，而且必須要在短時間之內迅速達到高產量，否則折舊成本將帶來大幅的虧損。這樣的一座晶圓廠會需要生產能迅速達到高產量的晶片產品。要克服這些挑戰需要付出很多努力，但全球只有很小一部分半導體業者有能力做到；估計18寸晶圓將在2020年開始量產。

　　3. 強化實體設計與可制造性設計技術

　　復雜的16/14奈米FinFET設計成本可能高達4億美元以上，而要改善參數良率可能還要付出1億或2億美元；這意味著只有非常少數的應用能負擔得起，因為產品營收必須要是設計成本的十倍。此外，那些設計需要在12個月之內完成，才能支援如智慧型手機等市場周期變化快速的終端應用。

　　4. 利用嵌入式多核心處理器上的軟體編程能力

　　可編程架構預期將會被擴大采用，但嵌入式FPGA核心的耗電量與成本都很高，軟體客制化則需要相對較程的時間，才能針對復雜的任務進行開發與除錯。軟體開發工具需要強化，但進展速度緩慢。

　　針對FinFET的高成本挑戰，不知道你的看法如何？是否有其他的替代選項？歡迎討論；未來筆者也將更進一步探討FD SOI技術，敬請期待！