當(dāng)芯片制造商宣布他們已經(jīng)成功地將更多的電路封裝到芯片上時，通常是較小的晶體管引起了人們的注意。但是連接晶體管形成電路的互連也必須收縮。

問題可能在SRAM中最明顯，它是當(dāng)今處理器上最普遍的內(nèi)存。但是比利時納米技術(shù)研究中心IMEC的研究人員已經(jīng)提出了一個方案，可以使SRAM保持良好的性能，并最終能夠?qū)⒏嗟木w管封裝到集成電路中。

集成電路是通過在硅上構(gòu)建晶體管，然后在其上添加互連層將它們連接在一起而制成的。在IEEE Electronic Device Letters中，提出一種新方法，不但讓靜態(tài)存儲器（SRAM）保持良好性能，使得更多晶體管被封裝到集成電路中，而且還能降低導(dǎo)線電阻和延遲，提高SRAM的執(zhí)行速度。

IMEC高級研究員Shairfe M.Salahuddin解釋說，，SRAM由6個晶體管組成，控制讀寫的兩條連線被稱為位線和字線，是兩條較長的連線。長而窄的連線電阻更大，延時更長。字線和位線的電阻對SRAM運(yùn)行速度的提高和工作電壓的降低構(gòu)成了限制。

按照傳統(tǒng)方法，實現(xiàn)集成電路需要先在在硅襯底上構(gòu)建晶體管，然后再在硅襯底上添加互連層，將晶體管連在一起。IMEC的方法則將SRAM單元的電源線埋在硅襯底內(nèi)，然后利用節(jié)省出來的空間使關(guān)鍵的互連線更寬，從而降低導(dǎo)線電阻。在仿真中，采用這種方法的SRAM存儲單元的讀取速度比采用傳統(tǒng)方法的SRAM速度快31%左右，而采用新方法SRAM單元所需的寫入電壓比采用傳統(tǒng)方法的SRAM存儲單元要低340毫伏，這意味著更低的功率損耗。

未來幾代芯片，如使用未來3納米節(jié)點工藝制造的芯片，將需要更寬、電阻更小的位線和字線。然而，總的來說，這些過程需要為一個特定的區(qū)域產(chǎn)生更多的電路。Salahuddin和IMEC團(tuán)隊的其他成員找到了兩種方法。他說：“我們發(fā)現(xiàn)，如果我們能從SRAM位單元中移除電源線，那么在互連層中就有了一些額外的空間。”“我們可以利用這個空間擴(kuò)大位線和字線的金屬軌道?！?/p>

較寬的位線的電阻降低了近75%，新的字線的電阻降低了50%以上，從而提高了讀取速度，降低了寫入電壓。

Illustration:imecThe first step in making buried power lines is to etch through the dielectric [blue] and silicon [red] two form two trenches. The trenches are then layered with an encapsulant [green] and then filled with metal [gold]. Part of the metal is removed and capped with dielectric before the FinFET gates are built [grey].

然而，掩埋電線并非易事。每個SRAM單元同時接觸一個高壓軌和一個接地軌，這些都必須埋在晶體管散熱片之間?；旧?，解決方法是在晶體管散熱片之間蝕刻一個很深很窄的溝道，然后用釕填充。（由于銅的穩(wěn)定性存在某些問題，芯片行業(yè)正轉(zhuǎn)向鈷或釕，以獲得最窄的互連。）Salahuddin說，深而窄的溝槽很難建造。更困難的是封裝釕以防止它與硅發(fā)生任何相互作用。

下一步的技術(shù)是看看它在微處理器的邏輯部分產(chǎn)生了什么樣的收益，微處理器的幾何結(jié)構(gòu)遠(yuǎn)沒有SRAM的規(guī)則。研究人員計劃以一種可能導(dǎo)致更小電路的方式來擴(kuò)展這項技術(shù)。這項技術(shù)被稱為“背面能量傳遞”，涉及到使用垂直連接接觸埋在地下的電源線，垂直連接從芯片背面向上延伸通過硅。這將在互連層中節(jié)省更多的空間，可能將電路所需的面積縮小15%。它還可以節(jié)省電力，因為埋在地下的鐵軌與芯片電源之間的電阻路徑更短、更低。