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案例說明

(1) PL端接入CameraLink相機，通過Base模式采集圖像（1280*1024），然后通過VDMA緩存到PS端DDR。

(2)使用AXI4-Stream Switch IP核將圖像復分成兩路，一路用于邊緣檢測處理（Sobel算法），另一路直接回顯。

(3)利用Video Mixer IP核將圖像疊加，通過HDMI輸出原始圖像或者算法處理后的圖像。

本案例支持CameraLink Base/Full模式、彩色/黑白相機。

此開發詳解基于創龍ZYNQ Z-7045/Z-7100評估板TLZ7xH-EVM展開。

TLZ7xH-EVM評估板

案例框圖

申請IP核license

本開發案例使用的Video Mixer和Chroma Resampler IP核，需要到官網下載IP核免費license，否則將無法通過TcL腳本生成Vivado工程。

請參照創龍TLZ7xH-EVM評估板（ZYNQ Z-7045/Z-7100）用戶手冊《Xilinx Vivado 2017.4及License安裝教程》文檔，導入IP核。

成功導入后，點擊View License Status可以查看新添加的IP核license如下圖。

Vivado工程說明

參照創龍TLZ7xH-EVM評估板（ZYNQ Z-7045/Z-7100）《基于TcL腳本生成Vivado工程及編譯》文檔，使用TcL腳本生成Vivado工程。

（1）生成評估板TLZ7xH-EVM、ZYNQ型號為xc7z100的Vivado工程：

Vivado#vivado -mode batch -source tl_cameralink_edge_display_project.tcl -tclargs tlz7xh-evm xc7z100ffg900-2

（2）生成評估板TLZ7xH-EVM、ZYNQ型號為xc7z045的Vivado工程：

Vivado#vivado -mode batch -source tl_cameralink_display_project.tcl -tclargs tlz7xh-evm xc7z045ffg900-2

進入Vivado工程所在的runs路徑，雙擊.xpr文件打開工程。

點擊"IP INTEGRATOR -> Open Block Design"，打開Vivado工程如下圖所示。

Base模式

點擊Address Editor選項，可以看到IP核分配的地址，在PS端可以通過配置這些地址（寄存器）來控制IP核。

IP核與模塊簡介

lvds_n_x_1to7_sdr_rx模塊

源碼路徑：

hwsrchdllvds_n_x_1to7_sdr_rx.v

模塊實現了將差分輸入數據轉化成并行數據，參考時鐘delay_refclk_in需接200MHz或者300MHz，本例程使用PS端的200MHz的FCLK1。雙擊打開配置界面。參數N表示通道數，X表示每個通道的數據差分對數量。

根據CameraLink V2.0標準：

Lite/Base模式：單通道，每通道數據差分對為4對，需要1個連接器。

Medium模式：雙通道，每通道數據差分對為4對，需要2個連接器。

Full/80bit模式：三通道，每通道數據差分對為4對，需要2個連接器。

配置N=1表示使用Base模式，N=2為Medium模式，N=3為Full模式。X固定為4。更詳細的說明請查閱文檔xapp585-lvds-source-synch-serdes-clock-multiplication.pdf。

cameralink_bit_allocation_rx模塊

源碼路徑：

hwsrchdlcameralink_bit_allocation_rx.v

功能：將lvds_n_x_1to7_sdr_rx模塊Serdes串并轉換出來的數據進行重組，分離出行同步信號、場同步型號、數據有效信號和每個像素數據。參數N表示通道數量和lvds_n_x_1to7_sdr_rx模塊功能一致。

N=1，Base模式，輸出端PortA、PortB、PortC有效。

N=2，Meduim模式，輸出端PortA、PortB、PortC、PortD、PortE、PortF有效。

N=3，Full模式，輸出端PortA、PortB、PortC、PortD、PortE、PortF、PortG、PortH有效。

關鍵代碼解釋：

（1） data_in的數據排列格式（lvds_n_x_1to7_sdr_rx模塊串轉并后的數據）。

lvds_n_x_1to7_sdr_rx模塊將每一對數據差分對轉換后的數據如下（XAPP585文檔）：

CameraLink（LVDS視頻）協議標準如下圖所示。

結合CameraLink（LVDS視頻）協議標準，得出4對數據通道轉換后的數據在data_in數據的排列順序如下。

（2）分離出行場同步信號、數據有效信號和像素數據。

根據CameraLink協議：

RX24對應行有效信號LVAL（行同步信號）。

RX25對應幀有效信號FVAL（場同步信號）。

RX26對應數據有效信號DVAL。

其他對應關系如下圖：

因此，根據上圖即可將各信號分離出來。

Video In to AXI4-Stream IP核

Video In to AXI4-Stream IP核配置為Mono/Sensor視頻格式，Base模式2 pixels per clk，每個色彩數據位寬為8bits。關于IP核的詳細技術說明可以查看《pg043_v_vid_in_axi4s.pdf》文檔。

VDMA(AXI Video Direct Memory Access) IP核

VDMA IP核技術說明文檔為《pg020_axi_vdma.pdf》。S2MM是將視頻流傳到DDR中，MM2S是從DDR中把圖像數據傳輸出去。配置如下圖所示。

配置VDMA為讀寫跟隨模式。

AXI4-StreamSubsetConverterIP核

實現功能：Y轉RGB。

AXI4-Stream Switch IP核

實現功能：將圖像復分成兩路，一路用于邊緣檢測處理（Sobel算法），另一路直接回顯。

YCrCbtoRGB Color-SpaceConverterIP核

實現功能：RGB轉YCrCb444。

ChromeResamplerIP核

實現功能：YCbCr444轉YCbCr422，輸入24位YCbCr444數據，輸出16位YCbCr422數據。

Image_filter IP核

Image_filter IP核源碼是基于Xilinx的xapp1167的Sobel邊緣檢測算法例程，對應的HLS源碼在FPGA-HLS-demos目錄下，技術說明文檔為《ug925-zynq-zc702-base-trd.pdf》。

《ug925-zynq-zc702-base-trd.pdf》文檔附錄A:Register Description -> Sobel Filter Registers小節有相關寄存器說明。

寄存器0x00：控制和狀態寄存器，可控制IP核的停止和啟動

寄存器0x14：設置圖像的行數（最大支持1920x1080）

寄存器0x1c：設置圖像的列數

寄存器0xb4：Sobel濾波的高閾值

寄存器0xbc：Sobel濾波的低閾值

寄存器0xc4：反轉Sobel濾波器的輸出（黑白反轉）

寄存器的定義也可以可查看以下文件：ip_package/xilinx_com_hls_image_filter_1_0/drivers/image_filter_v1_0/src/ximage_filter_hw.h

Video Mixer IP核

Video Mixer IP核可以對多路視頻進行疊加輸出，為OSD IP的升級版，功能和OSD相似。本例程的作用為，將相機輸入的圖像，通過Mixer IP核疊加到1920*1080的視頻中，最終通過HDMI輸出顯示。需要通過PS端，配置寄存器使能Mixer。

AXI Uartlite IP核

用于和CameraLink相機通信，PS端可通過該接口對CameraLink相機進行配置（分辨率、Base/Full模式等功能）。具體說明請參考pg142-axi-uartlite.pdf。

Video Timing Controller IP核

Video Timing Controller IP核用于產生分辨率為1080P60的時序，用于HDMI輸出，關于IP核的詳細技術說明可以查看《pg016_v_tc.pdf》文檔。雙擊Vivado工程v_tc IP核框圖。在彈出的界面，點擊"Default/Constant"，可以看到已將Video Timing Controller IP核配置成1080P60的時序，如下圖所示。

AXI-Streamto video out IP核

AXI-Stream to video out IP核配置視頻格式為RGB，1 pixels per clk，每個色彩數據位寬為8bits。關于IP核的詳細技術說明可以查看《pg044_v_axis_vid_out.pdf》文檔。雙擊v_axi4s_vid_out IP核框圖，查看IP核具體配置如下圖。