過去幾十年，在摩爾定律的指導(dǎo)下，芯片中的晶體管數(shù)量大約每兩年翻一番。晶體管的微縮技術(shù)革新增加了晶體管的密度。摩爾定律在20世紀(jì)60年代首次被發(fā)現(xiàn)，并一直延續(xù)到2010年代，至此以后，晶體管密度的發(fā)展開始放緩。如今，主流芯片包含了數(shù)十億個晶體管，但如果摩爾定律能夠繼續(xù)按照當(dāng)時的速度發(fā)展下去，它們的晶體管數(shù)量將是現(xiàn)在的15倍。

每一代晶體管密度的增加，被稱為“節(jié)點”。每個節(jié)點對應(yīng)于晶體管的大小（以長度表示），允許晶體管密度相對于前一個節(jié)點增加一倍。晶圓廠在2019年開始“風(fēng)險生產(chǎn)”，即進(jìn)行最新的5納米節(jié)點（“nm”）的實驗生產(chǎn)，預(yù)計在2020年實現(xiàn)量產(chǎn)，之前領(lǐng)先的節(jié)點是7納米和10納米。

伴隨著摩爾定律衍生出來的是，由于較小的晶體管通常比較大的晶體管消耗更少的功率，所以隨著晶體管密度的增加，單位芯片面積的功耗保持恒定。但是，晶體管的功耗降低速度在2007年左右有所放緩。

效率和速度的改進(jìn)

遵循著摩爾定律的發(fā)展，自1960年代以來，CPU速度已大大提高。較大的晶體管密度主要通過“頻率縮放”來提高速度，即，晶體管在1和0之間切換更快，以允許給定執(zhí)行單元在每秒內(nèi)進(jìn)行更多計算。由于較小的晶體管比較大的晶體管消耗的功率少，因此可以在不增加總功耗的情況下，提高晶體管的開關(guān)速度。自1979年以來晶體管在密度，速度和效率方面的提高。

從1978年到1986年，頻率變化每年使速度增加22%。然后，從1986年到2003年，由于頻率擴展和設(shè)計的改進(jìn)，使得并行計算得以實現(xiàn)，此時，計算速度以每年52%的速度增長。但隨著頻率擴展變慢，多核設(shè)計支持的并行性在2003年到2011年之間只能提供23%的年加速。利用可用CPU并行度的最后剩余部分，在2011年到2015年之間帶來了12%的年提速，之后CPU速度的增長速度放緩至每年僅增加3%。

效率也大大提高了由于晶體管尺寸的減小降低了每個晶體管的功耗，在2000年之前，芯片峰值使用期間的整體CPU效率每1.57年翻一番。從那以后，由于晶體管功率降低的速度減慢，效率每2.6年才提高一倍，相當(dāng)于每年僅提高30%的效率。

隨著晶體管的縮小和密度的增加，使得新的芯片設(shè)計成為可能，同時，也進(jìn)一步提高了效率和速度。首先，CPU可以針對不同功能，優(yōu)化的更多不同類型的執(zhí)行單元。其次，更多的片內(nèi)存儲器可以減少對訪問較慢的片外存儲器的需要。諸如DRAM芯片之類的存儲芯片同樣可以集成更多的內(nèi)存。第三，與串行計算的體系架構(gòu)相比，CPU可以為實現(xiàn)并行計算提供更多的空間。同時，如果增加晶體管密度可以使CPU更小，那么一個設(shè)備當(dāng)中就可以包含多個CPU（也稱為多個“核”），而每個CPU可以同時運行不同的計算。

在20世紀(jì)90年代，因為芯片設(shè)計公司很難通過快速增加晶體管的可用性來開發(fā)設(shè)計可能性，因而，設(shè)計改進(jìn)往往落后于晶體管密度的改進(jìn)。為了克服這一瓶頸，設(shè)計公司相對更關(guān)注相對落后的節(jié)點，將大量芯片設(shè)計的制造工作外包給國外的低薪工程師，重復(fù)使用以前設(shè)計的部分（“IP核心”），并使用EDA軟件將高級抽象設(shè)計轉(zhuǎn)化為具體的晶體管級設(shè)計。

晶體管設(shè)計已達(dá)到基本尺寸限制

晶體管微縮到只有幾個原子厚的尺寸，它們正迅速接近物理極限。適用于小尺寸的物理問題也使得晶體管在進(jìn)行進(jìn)一步的收縮時更具挑戰(zhàn)性。第一個重大變化出現(xiàn)在21世紀(jì)初，當(dāng)時晶體管的絕緣層變得非常薄，以至于電流開始從絕緣層上漏出。對此，工程師使用了更多的新型絕緣材料，即使其他組件繼續(xù)收縮，絕緣層也不再收縮。

而后，晶體管又進(jìn)行了更劇烈的結(jié)構(gòu)變化。從20世紀(jì)60年代到2011年，晶體管都是一層一層疊放在一起制造的。然而，即使是更絕緣的材料也不能防止漏電。因此，工程師將更復(fù)雜的三維結(jié)構(gòu)代替了這種平面布置。從2011年發(fā)布的22nm節(jié)點到當(dāng)前的5 nm節(jié)點，這種新結(jié)構(gòu)一直占據(jù)主導(dǎo)地位。但是，由5nm繼續(xù)向下發(fā)展時，即使這種結(jié)構(gòu)也會出現(xiàn)漏電的情況。因此，工程師為未來的3nm節(jié)點開發(fā)了一種全新的結(jié)構(gòu)。它是由幾個原子組成的，進(jìn)一步減小了晶體管的厚度，使得先進(jìn)工藝向3nm發(fā)展成為了可能。

今天，CPU的不斷進(jìn)步和領(lǐng)先于專用芯片的趨勢正在走向終結(jié)。技術(shù)難題正在以比半導(dǎo)體市場增長更快的速度增加摩爾定律改進(jìn)的成本。最終，這些經(jīng)濟和技術(shù)因素表明，實際晶體管密度將進(jìn)一步落后于摩爾定律所預(yù)測的水平，并且我們可能會面臨晶體管密度沒有進(jìn)一步得到顯著改善的挑戰(zhàn)。

晶體管開關(guān)速度的不斷提高和晶體管功耗的降低使CPU優(yōu)于專用芯片。在通用芯片占主導(dǎo)地位的時代，專用芯片無法產(chǎn)生足夠的銷售量來彌補高昂的設(shè)計成本。專用芯片的成本高昂，是因為專用芯片從設(shè)計上就是在針對CPU的特定任務(wù)進(jìn)行改進(jìn)。當(dāng)快速的頻率縮放仍可帶來巨大的速度和效率優(yōu)勢時，專用CPU的運算能力很快就被下一代CPU所抵消，下一代CPU的成本分散在數(shù)百萬個芯片的銷售中。如今，摩爾定律的放慢意味著CPU不能再像以前那樣進(jìn)行迅速迭代。在這種情況下，專用芯片的使用壽命得以延長，使其更具經(jīng)濟效益。

成本的增長速度快于半導(dǎo)體市場

在細(xì)節(jié)上的技術(shù)困難不斷增加，推高了整個供應(yīng)鏈的高端半導(dǎo)體研發(fā)成本。半導(dǎo)體行業(yè)的不同行業(yè)基于各自的優(yōu)勢，在不同的地區(qū)進(jìn)行實現(xiàn)了本地化。

價值最高的行業(yè)，尤其是SEM、晶圓廠和芯片設(shè)計行業(yè)，其成本增長和整合的速度特別快。半導(dǎo)體制造設(shè)備成本（11%）和每個芯片的設(shè)計成本（24%）的年增長率都高于半導(dǎo)體市場（7%）。而半導(dǎo)體研發(fā)人員的數(shù)量則又以每年7%的速度增長。

自本世紀(jì)初以來，半導(dǎo)體制造成本（包括晶圓廠和SEM）的年增長率一直保持在11%。固定成本的增長速度快于可變成本，這造成了更高的壁壘，擠壓了晶圓廠的利潤，并導(dǎo)致致力于先進(jìn)節(jié)點的晶圓廠代工廠數(shù)量的正在減少。圖2顯示臺積電（TSMC）在晶圓廠的建造上投入的成本增加最大。目前，在5納米節(jié)點上只有兩家芯片制造商：臺灣的臺積電（TSMC）和韓國的三星（Samsung）。英特爾緊隨其后，計劃推出7和5納米節(jié)點;GlobalFoundries和中芯國際（SMIC）則推出了14納米。

***是眾多半導(dǎo)體設(shè)備當(dāng)中最昂貴和最復(fù)雜的部分，其成本已從1979年的45萬美元/件上升到2019年的1.23億美元/件。目前只有荷蘭的ASML光刻公司能夠制造最小5納米晶體管的光刻設(shè)備。除此之外，尼康在日本是唯一可生產(chǎn)大量的***的企業(yè)，其出售的設(shè)備使用于≤90納米的制程工藝上。最終，在先進(jìn)節(jié)點上增加光刻設(shè)備和晶圓廠的研發(fā)成本的企業(yè)，可以從緩慢增長的全球半導(dǎo)體市場收回成本。

同時，多項估計表明芯片設(shè)計成本呈指數(shù)級上升。當(dāng)與臺積電的節(jié)點引入日期相匹配時，根據(jù)國際商業(yè)策略（IBS），每個節(jié)點的設(shè)計成本每年增加24%。由于它們的通用用途，CPU具有規(guī)模經(jīng)濟優(yōu)勢，使美國公司Intel和AMD能夠在服務(wù)器和臺式機和筆記本電腦等個人電腦（PC）的CPU設(shè)計方面保持長達(dá)數(shù)十年的雙寡頭壟斷地位。

隨著半導(dǎo)體復(fù)雜性的增加，對高端人才的需求推動了設(shè)計和制造成本的超支。通過將半導(dǎo)體研發(fā)支出除以高技能工人的工資來衡量，研究人員的有效人數(shù)從1971年到2015年增長了18倍。換言之，摩爾定律要求2015年的人類研究工作量是1971年的18倍，每年增長7%。

每個晶體管的總體設(shè)計和制造成本可能是衡量晶體管密度改進(jìn)是否經(jīng)濟的最佳指標(biāo)。這個成本在歷史上每年下降了20-30%左右。一些分析師稱，這種下降已經(jīng)超過了2011年引入的28nm節(jié)點，而其他人則不同意。

半導(dǎo)體市場的增長速度已經(jīng)超過了世界經(jīng)濟的3%。目前，半導(dǎo)體行業(yè)占全球經(jīng)濟產(chǎn)出的0.5%。部分由于美國和中國之間的貿(mào)易戰(zhàn)爭，半導(dǎo)體市場在2019年縮水，然而，它典型地呈現(xiàn)出逐年鋸齒狀的增長軌跡，因此多年的放緩更能表明長期增長的放緩。

每個節(jié)點的芯片生產(chǎn)

鑒于芯片生產(chǎn)的技術(shù)和經(jīng)濟挑戰(zhàn)，新節(jié)點的引入比過去更慢。摩爾定律的標(biāo)準(zhǔn)承擔(dān)者英特爾確實減慢了節(jié)點的引入。臺積電在其前任產(chǎn)品推出兩年后推出了32和22 nm節(jié)點，這與摩爾定律保持一致，但在22 nm推出三年后又推出了14 nm，而14 nm節(jié)點芯片之后又推出了10 nm。然而，領(lǐng)先的代工服務(wù)供應(yīng)商臺積電（TSMC）并沒有放緩節(jié)點的推出。

領(lǐng)先的節(jié)點芯片銷量的趨勢并不意味著新節(jié)點的采用會大幅放緩。從2002年到2016年，臺積電的領(lǐng)先節(jié)點穩(wěn)定地代表了其約20%的收入。2016年和2018年分別引入的臺積電10nm和7nm節(jié)點也分別達(dá)到了25%和35%，如圖4所示。

臺積電新節(jié)點的穩(wěn)定銷售率（盡管比2000年代初期要慢）可能掩蓋了整個代工服務(wù)市場正在減緩采用這一事實。在過去的十年中，臺積電控制了全球約一半的晶圓代工市場份額。生產(chǎn)成本的上升正在減少領(lǐng)先節(jié)點的公司數(shù)量。例如，在此期間，Global Foundries因無法前進(jìn)到14 nm以上而退出。如果這種趨勢伴隨著當(dāng)前領(lǐng)先節(jié)點的晶圓廠產(chǎn)能低于以前領(lǐng)先節(jié)點的晶圓廠產(chǎn)能，則表明摩爾定律正在放緩。

出于幾個原因，晶圓廠仍然在舊節(jié)點上制造芯片。晶圓廠在建造領(lǐng)先晶圓廠或?qū)⑴f晶圓廠升級為在較新節(jié)點制造晶片時，會產(chǎn)生巨大成本，因此不可能立即將世界晶圓廠產(chǎn)能轉(zhuǎn)移至領(lǐng)先節(jié)點。相反，工廠繼續(xù)以較低的價格出售舊節(jié)點，特別是向以購買成本為主要標(biāo)準(zhǔn)的客戶出售舊節(jié)點。其中許多客戶可能不太關(guān)心效率，因為他們的應(yīng)用程序不是計算密集型的。類似地，它們的應(yīng)用程序可能不需要很快的速度，或者在舊芯片上以足夠快的速度完成計算。此外，一些專門的低容量產(chǎn)品（如模擬芯片）需要后續(xù)節(jié)點來保持成本效益。

摩爾定律變慢時芯片的改進(jìn)

隨著摩爾定律（Moore’s Law）的放緩，芯片在兩方面繼續(xù)改進(jìn)：一是更小晶體管的效率和速度的提高，二是利用更小晶體管尺寸所支持的更大數(shù)量晶體管的先進(jìn)芯片設(shè)計的效率和速度的提高。這些先進(jìn)的設(shè)計包括在一個芯片上封裝更專業(yè)的核心的能力。

幸運的是，一些速度和效率的改進(jìn)仍然是可用的，但是有相當(dāng)大的技術(shù)挑戰(zhàn)。大約在2004年，當(dāng)達(dá)到65nm節(jié)點時，晶體管密度的改善在降低晶體管功耗和提高晶體管開關(guān)速度（頻率縮放）方面變慢。盡管如此，晶圓廠報告稱，晶體管級別的創(chuàng)新，而非設(shè)計級別的創(chuàng)新，將繼續(xù)提供節(jié)點與節(jié)點之間一致（盡管速度較慢）的改進(jìn)。

臺積電和三星聲稱，他們的5nm節(jié)點芯片在功率保持不變的情況下，其7nm節(jié)點芯片的晶體管速度分別提高了15%和10%，而在晶體管速度保持不變的情況下，其功耗降低了30%和20%。臺積電所聲稱的在90nm和5nm之間的恒定效率下的節(jié)點到節(jié)點晶體管速度改善的下降趨勢，但是在臺積電所聲稱的晶體管功率降低改善的下降趨勢是平緩的。

三星在兩項指標(biāo)上的數(shù)據(jù)都在14nm到5nm之間呈下降趨勢，但是我們?nèi)鄙俅笥?4nm的節(jié)點的數(shù)據(jù)。英特爾發(fā)現(xiàn)晶體管的速度略有下降，但從65nm到10nm，節(jié)點到節(jié)點的晶體管功率降低的改進(jìn)仍在繼續(xù)。英特爾還沒有推出其7nm節(jié)點。這些速度和效率的提高既有利于像CPU這樣的通用芯片，也有利于像AI芯片這樣的專用芯片。

芯片設(shè)計的改進(jìn)現(xiàn)在提供了降低CPU效率和速度的改進(jìn)。按節(jié)點合并了CPU和晶體管的速度和效率測量。對于CPU，我們使用圖1中的數(shù)據(jù)。對于晶體管，我們使用來自圖5和圖6的臺積電和英特爾節(jié)點的數(shù)據(jù)。這些消息來源在速度和效率改進(jìn)方面大致一致。臺積電和英特爾報告的來自晶體管級創(chuàng)新的改進(jìn)，通常與來自晶體管級和設(shè)計級創(chuàng)新的CPU改進(jìn)相匹配。粗略的匹配表明，晶體管級的創(chuàng)新在過去15年里一直在CPU效率和速度改進(jìn)方面發(fā)揮著重要作用，至少在經(jīng)過測量的CPU基準(zhǔn)測試中是這樣。然而，高效的設(shè)計仍然發(fā)揮著作用。

改進(jìn)的晶體管密度可實現(xiàn)專業(yè)化

除了改善晶體管功能外，增加晶體管密度還能使芯片包含更多種類的專用電路，用于執(zhí)行不同類型的計算。一個芯片可以調(diào)用不同的專用電路，這取決于所請求的計算。這些電路可以包括一些優(yōu)化的AI算法和其他專門針對不同類型的計算。

除了使用這些專用電路外，近年來在通用芯片上增加更多的晶體管幾乎沒有什么好處。從理論上講，更多的晶體管可以使CPU包含更多的電路，從而并行執(zhí)行更多的計算。然而，并行性的加速通常受到串行計算時間百分比的限制，串行計算一個接一個地執(zhí)行，因為一個計算的結(jié)果需要啟動另一個計算。相反，并行計算是同時進(jìn)行的。即使只有1%的算法計算時間需要串行計算，也會浪費45%的處理器能量。不幸的是，大多數(shù)應(yīng)用程序至少需要一些串行計算，并且隨著串行化百分比的增加，處理器的能量浪費變得過高。自2000年中期以來，隨著其他設(shè)計改進(jìn)的放緩，擁有越來越多核心的多核設(shè)計開始激增。但是多核設(shè)計也不能有效地并行化算法，這需要在串行計算上花費大量的時間。
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