一、官方模板演示
1、首先打開
“https://hdlbits.01xz.net/wiki/Main_Page”,
打開后的界面如下圖所示,全英文顯示。如果感覺自己的英文水平欠佳,可以使用谷歌瀏覽器打開該網(wǎng)頁,并選擇在線翻譯功能,翻譯的正確率還是很高的。
2、點(diǎn)擊Simulation下的 ”Run a Simulation(lcarus Verilog)“。
3、打開后的界面如下圖所示,代碼編輯框中給出了一個簡單的例子。
4、點(diǎn)擊下面的“Submit(new window)“在新界面中進(jìn)行仿真。
5、在新打開的界面中我們可以看到編譯的信息和仿真波形圖。
二、實例演示
雖然看完了官方的模板演示,但我們要想立刻仿真驗證自己設(shè)計的代碼并不是那么容易,需要進(jìn)行一番摸索。下面就是大家進(jìn)行一個呼吸燈的設(shè)計實例演示。
1、學(xué)習(xí)過FPGA的朋友都知道要想對FPGA邏輯進(jìn)行仿真一定要具備兩個文件,一個是RTL代碼文件,用來綜合生成硬件電路的部分;第二個就是Testbench文件,用來驗證RTL代碼功能的仿真文件,這兩者缺一不可。
2、根據(jù)觀察發(fā)現(xiàn)官方模板中的代碼編輯部分有兩個module,大家也都知道一個.v 文件中只能有一個模塊,也就是只能有一個module,而這里面有兩個,那肯定就不對了。再仔細(xì)觀察會發(fā)現(xiàn)代碼編輯區(qū)域中的上半部分就是Testbench,而下半部分則是RTL代碼,再結(jié)合仿真出的波形來更看驗證了這個想法。原來 RTL 代碼和Testbench都寫在了一個編輯框里。
3、但是我們在提供的模板中發(fā)現(xiàn)一些我們平時幾乎沒有見過的新語法,如第4行的”initial `probe_start“、第6行的”`probe(clk)“、第26行的”`probe(in)“,通過模板的注釋和多次實驗發(fā)現(xiàn)這是官方定義的一個”宏“,也就是通過這個”宏“調(diào)用“probe”探針的功能,我們不用管這個”宏“是如何定義的,我們只需要會調(diào)用就可以了。
4、將上面編寫好的Testbench代碼和RTL代碼放到一個文件中(Testbench在上面,RTL代碼在下面,僅在該平臺仿真時可以將兩種文件放在一起,在其他平臺仿真時要獨(dú)立放到兩個.v文件中),然后復(fù)制粘貼到代碼編輯框中,點(diǎn)擊“Submit(new window)“執(zhí)行仿真。
5、也可以將寫好的Testbench代碼和RTL代碼放到同一個.v文件中,然后點(diǎn)擊下面的代碼編輯框下面的“Upload a source file...”,在展開的界面中選擇添加.v文件后,再點(diǎn)擊”Upload and simulate”啟動仿真。
6、仿真波形如下所示,因為界面空間有限,拖動波形顯示框下面的滾動條,可以看到后面的波形顯示。
7、在波形顯示框中右擊鼠標(biāo)可以選擇保存為PNG格式或SVG格式,將完整的波形信息保存下來。
8、保存為SVG格式后的完整波形圖如下所示。
9、如果我們在第58行處代碼設(shè)置一個錯誤后,再點(diǎn)擊執(zhí)行仿真,此時在仿真窗口中不會顯示波形,而是提示錯誤的內(nèi)容,將錯誤修改后再執(zhí)行仿真即可。
10、該網(wǎng)頁還有其他更多有趣的功能,如組合邏輯代碼編寫訓(xùn)練、時序邏輯代碼編寫訓(xùn)練、單片機(jī)嵌入式仿真等等,有興趣的朋友可以自己探索,這里不再一一演示。
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原文標(biāo)題:學(xué)會使用Hdlbits網(wǎng)頁版Verilog代碼仿真驗證平臺
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