我們生活在一個信息爆炸的時代。遍及世界各地的思想交流非常廣泛，每天都會涌現出新的創新產品。因此，在這個時代，更需要了解競爭情報。當今的公司對競爭對手研發實驗室中醞釀的內容以及預測市場上將出現什么新穎的應用頗感興趣，以便確定最佳的反擊行動計劃。此外，具有創新思想的新參與者正在迅速崛起，其部分原因是過去幾年專利申請方案的巨大轉變。例如，在2000年，申請專利最多的三個國家是美國，日本和德國。但自2019年以來，中國已成為世界知識產權組織（WIPO）的最大專利申請國，超過了美國，日本和德國。韓國也成為專利生產國的前五名。世界各地的公司都在尋求從這種數據洪流中獲得有用的信息綜合體。他們依靠行業專家提供技術知識，還依靠專利工程師或分析師來分析特定公司和／或整個行業的知識產權（IP）。他們的目的是了解行業中主要參與者的活動以及他們所統治的領域。創建這樣一個詳細的專利展望（patent landscape）既費時又復雜，但是最終結果可以提供對技術和市場的深刻見解。

我遇到過幾次透徹的專利展望，這些展望非常準確地預測了新興技術。但是，我發現半導體路線圖的結果好壞參半，尤其是與高級邏輯器件有關的結果。具體而言，市場分析師或行業專家未能及時預測出先進邏輯器件中的一些主要技術突破口。最引人注目的例子是英特爾在2012年為其i5－3550處理器引入了FinFET器件，這震驚了整個行業。

引入FinFET器件后，故事變得更加有趣。很快就有許多報道稱，在10 nm節點之后，FinFET器件將無法繼續微縮。在諸如IEEE論文，IEDM和VLSI會議之類的公共論壇上提出了解決方案。不用說，在公共文獻中每個提議的解決方案發布之前，所有主要制造商都已申請了與之相關的多項專利。所有的專利和非專利文獻都可以分為兩類：新材料或新器件架構。他們討論了采用現有技術的新材料，或者提出了采用新材料制造新器件架構的根本解決方案。例如，一些具有原始數據的重要主張為以下器件結構：基于絕緣層上硅的UTB（ultra－thin－body ）SOI，涉及水平或垂直堆疊的納米線／納米片的GAA（gate－all－around）晶體管，隧道場效應晶體管（TFET）和堆疊式晶體管。同時，材料部分主要關注于硅鍺（SiGe）替代PMOS的硅（Si）溝道或使用III－V化合物。但是，今天我們處在7 nm節點處，并逐漸過渡到5 nm節點，但仍在繼續使用最初的FinFET架構。

我一直在思考為什么這些預測是不準確的，最終得出以下結論。首先，所有這些建議的器件盡管具有優勢，但也存在一些嚴重的問題。UTB架構提供了背部偏置的可能性，并且功耗低。但最初的晶圓成本太高，所以現在業界沒有采用UTB架構。但是基于SOI的技術盡管沒有在高速處理器中使用，但目前在市場上非常普遍。類似地，GAA概念提供了對通道的更好的靜電控制，但是需要兩種可以彼此沉積在對方表面的材料，并且互相具有超高蝕刻選擇比。沉積工藝和蝕刻工藝的責任很高，這使得整個工藝流程非常昂貴。由于GAAFET的溝道方向垂直于基板（這意味著源極和漏極區域不在同一平面上），因此需要進行較大工藝流程改變，因此極大阻礙了GAA架構的發展。制程中增加的沉積和蝕刻工藝步驟，使先進邏輯器件的制造更加昂貴。關于TFET，有望突破60mV ／ dec的亞閾值擺幅極限，這將為低功耗計算打開新的應用。然而，不幸的是，基于帶隙隧穿的TFET器件天生驅動電流不足。接下來，讓我們考慮堆疊式晶體管。這個想法在技術論壇上已經存在很長時間了。在這個概念中，晶體管一個接一個地堆疊上去。要么在單獨的晶片中制造晶體管并進行鍵合，要么將它們直接在下層晶體管之上制造。這需要良好的粘合技術或恰當控制上層器件的熱預算。另外，在堆疊層上控制注入工藝可能很困難。回到2012年，所以解決方案都尚未就緒時，可以看看硅鍺代替硅工藝是怎樣發展的。當時提交的大多數專利和文獻都強調了兩種可能的情況，這兩種情況都涉及鰭形成后的集成方法。一種方法是在側壁上生長SiGe，而另一種方法是在隔離結構之間使鰭片凹陷，并在鰭片頂部生長SiGe（見圖1）。兩種方法都至少需要額外的掩模組和大量的工藝步驟，這表明最終結果將是昂貴的。

如果您觀察半導體制造商的發展歷程，就會發現為什么這些概念都沒有成為主流。直到今天，器件的不斷小型化或按比例微縮仍根據摩爾定律保持了晶體管數量的趨勢。微縮實際上是晶體管所有尺寸的縮小。半導體制造商每次因制程微縮而面臨工藝挑戰或設計困難時，他們都會分析制程中可能采取的最小改動，以便繼續在新技術節點中使用現有設備和工藝流程。他們還必須考慮要引入的新流程是否可以擴展到未來的節點。在每個技術節點中，當引入一些新的工藝整合步驟時，其他大多數過程步驟都保持不變。該策略的直接結果是，隨著每一代產品的到來，制程都變得更加穩定和可靠。

英特爾處理器充分體現了這種對新一代產品進行最小改動的策略。英特爾的22納米有5代應變硅工程技術，其凸起的源極－漏極，對于PMOS溝道的嵌入式漸變SiGe外延層和用于NMOS的嵌入式Si外延層。類似地，對于溝道和柵極工程，在45 nm節點中引入了高K金屬柵，并在32 nm節點中對其進行了進一步改進，最后在22 nm FinFET結構中全面采用。英特爾一直保持相同的FinFET架構至其10 nm節點。但是，器件性能得到了改善，單位面積的晶體管數量也有所增加。就臺積電而言，同樣令人印象深刻，臺積電于2016年在iPhone 7處理器中以16 nm工藝首次推出了FinFET器件，并已經生產了三款新一代的FinFET器件。根據新聞稿，其將在5 nm中繼續使用FinFET架構。

毋庸置疑，細節之處在于魔鬼。需要詳細的結構分析以了解工藝演變。盡管自2012年以來FinFET架構一直是主流，但集成工藝流程和設計布局的發展令人印象深刻。從廣義上講，先進邏輯節點中最大的改動和新的工藝步驟發生在柵極結構附近，特別是在最接近柵極的底層互連結構中。從英特爾的舊版演示中，以及Dick James先生對英特爾的10納米工藝的評論中，可以窺見到工藝的復雜性，其中包括橫截面和有關接觸形成變化的詳細解釋。該演示文稿重點介紹如何通過更改版圖和工藝整合方案來減小標準單元，從而增加單位面積的晶體管數量。Siliconics的演示文稿很好地收集了從14 nm到10 nm的FinFET技術工藝的詳細細節。該文稿充滿了橫截面和詳細的說明，著實是一個信息寶庫。其中詳細介紹了FinFET器件中引入的一些重大創新。例如，它討論了Fin的幾何形狀和節距，NMOS和PMOS晶體管的功函數金屬層，固體源擴散通穿阻止層（solid－source diffusion punch stop）及其作用，下部互連結構中的新型材料的引入，鰭末端上的偽柵極結構，鰭片形成后的去除工藝，直接從金屬1連接到柵極而無需中間金屬0層的超級通孔，對源極－漏極區的多級接觸，前段引入四重圖形化以及后段的空氣間隙（Air gap）。圖2展示了此演示文稿中各種互連結構，這只是FinFET架構下的創新之一。當然，每個工藝步驟都有一系列專利支持。這充分展示了在相同的FinFET架構下已實施了大規模創新的觀點。

預測半導體器件的近期技術將需要專利搜索，這些專利會進行漸進式更改，但會影響單元的面積或最靠近柵極的互連結構的版圖。這些專利將能夠在不造成太大干擾的情況下進行微縮，同時仍保持工藝流程，從而使制造成本保持較低。現代技術將加速使用專利的過程，以更有效地預測半導體器件的近期技術。相關思想已經在深度學習的幫助下進行了嘗試，例如Google宣布正在嘗試人工智能以制造更高效的芯片。它不是在尋找器件結構的根本變化，而是在優化可用的結構。

半導體技術從未停止創新，也不會停止震驚我們，對當前工藝流程及其相應專利的透徹理解可能是預測未來趨勢的關鍵。