DQ0-7 八根線必須連到同一T塊（也稱為字節組）上，一旦分在一起，這個字節組就不能放地址線和控制線了，只能放數據線。

每組數據線對應的DQS必須連到N6，N7上，也就是QBC或者是DBC上

字節組的N1和N12不能使用作為數據線，并且如果這個字節組放了其他數據線，則N1，N12相當于廢掉，地址線和控制線也不能放。

DM信號必須位于與其相對應的DQ所在的字節組的N0引腳上

當然如果禁用DM，N0可以用于其他DQ，但是不能給地址線和控制線，

如果禁用DM，必須將其在PCB上拉低，

x4作為半個字節，必須成對使用，比如半個字節，一個字節，兩個字節，四個字節 分別對應DQ0-3 DQ0-7 DQ0-15 DQ0-31

如果是用四片DDR，必然會用到3個bank，三個bank必須連續，地址線控制線bank必須位于中間bank，

地址線和控制線必須位于同一bank中，并且，可以位于那一個字節通道的13個引腳的任何一個。

對于RDIMM和UDIMM的雙插槽配置，cs，odt，cke和ck端口寬度加倍。

ck對必須位于地址/控制字節通道中的任何PN對上

RESET_N可以位于任何引腳，且IO標準為SSTL15 復位的時候應該是拉低，加電期間保持高電平。加個4.7K下拉電阻，

DDR使用的IObank必須在同一列中，64 65 66這樣

支持接口最大是80位寬，五個DDR同時存在 對DIMM無效

不允許跳著bank使用DDR，比如使用64 66bank

并且有一個晶振輸出放在地址線控制線bank的GCIO引腳上，而且必須是差分時鐘。

在UG571中指出，如果某一bank用于連接存儲芯片，要將其VREF引腳連接1k電阻再到GND

如果字節組被設置用于存儲IO那么不能將系統復位分配給字節N0和N6

給DDR ip核的時鐘輸入必須是差分時鐘。

以上均屬于個人拙見，不保證正確，僅供參考。

原文標題：總結了20個DDR3和FPGA部分的設計規范

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