1 概述

CY7B923是CYPRESS半導(dǎo)體公司推出的一種用于點對點之間高速串行數(shù)據(jù)通信的發(fā)送芯片。CY7B923采用的是基帶傳輸通信方式，并支持帶電插拔（熱接插）。其內(nèi)部電路主要包括時鐘產(chǎn)生器、輸入寄存器、編碼器、移位寄存器、三對差分PECL輸出對以及測試邏輯等。該芯片外轉(zhuǎn)帳電路比較簡單，不需單片機或微機控制，并且內(nèi)置有自測試電路，因此使用比較方便。CY7B923的最大傳輸速率可達400Mbps，有三種傳輸速率的器件可供選擇：標準系列的器件有CY7B923-JC、CY7V923-JI、 CY7B923-SC及CY7B923-LMB四種型號，它們的傳輸速率為160～330Mbps；高速系列器件有CY7B923-400JC和CY7B923-400JI兩種型號，傳輸速率可達160～400Mbps；對一些傳輸速率要求不高的場合，可采用較低價格的CY7B923-155JC或CY7V923-155JI，其傳輸速率為150～160Mbps。CY7B923采用單一的+5V電源供電，功耗僅 350mW?？杉嫒莨饫w、IBM ESCON、DVB-ASI及SMPTE-259M等多種傳輸協(xié)議，適用于光纖、同軸電纜和雙絞線等傳輸媒介。

2 引腳功能及內(nèi)部結(jié)構(gòu)

CY7B923有28腳SOIC、PLCC和LCC三種封裝形式，采用 0.8μBiCMOS工藝，其此腳排列如圖1所示（SOIC封裝），引腳功能如表1所列。

CY7B923的內(nèi)部結(jié)構(gòu)如圖2所示，其內(nèi)部主要包括時鐘產(chǎn)生器、輸入寄存器、編碼器、移位寄存器、三對差分PECL輸出對（OUTA±、OUTB±及OUTC±）及測試邏輯等電路。

輸入寄存器的數(shù)據(jù)輸入時序和標準FIFO的數(shù)據(jù)輸出時序相一致，因而不需外加邏輯電路，便可知同步FIFO芯片或異步FIFO芯片直接連接并將FIFO芯片中的數(shù)據(jù)讀入到輸入寄存器中，然后再發(fā)送出去。在BIST方式下，借助于內(nèi)部邏輯電路，并行輸入寄存器又可作為線性反饋移位寄存器，用于產(chǎn)生一串511字節(jié)的包含有數(shù)據(jù)、特定的有效字符碼以及設(shè)定的違例碼等一串偽隨機序列。

編碼器用于將保存在輸入寄存器的數(shù)據(jù)轉(zhuǎn)換為適合串行口輸出的數(shù)據(jù)形式。由SC/D的輸入狀態(tài)來決定其編碼方式：SC/D=1（高電平）時，按控制碼表轉(zhuǎn)換輸入的數(shù)據(jù)為控制碼；SC/D=0（低電平）時，按數(shù)據(jù)碼表轉(zhuǎn)換輸入的8位數(shù)據(jù)為10位數(shù)據(jù)碼。當(dāng)設(shè)定MODE為高電平時，可將編碼器的8B/10B編碼功率屏蔽掉。

CY7B923的OUTA±和OUTB±受FOTO控制，OUTC±則不受FOTO影響，OUTC±能連續(xù)輸出數(shù)據(jù)流，適用于系統(tǒng)進行自環(huán)測試。為減少功耗，不用的輸出端均應(yīng)接VCC（+5V電源），以禁止相應(yīng)的輸出電路工作。

3 工作原理及操作方式

3.1 工作原理

CY7B923作為點對點串行通訊中的發(fā)送芯片，其數(shù)據(jù)傳輸速率可達33M字節(jié)/秒（對CY7B923-400系列的芯片可達40M字節(jié)/秒）。當(dāng)ENA或ENN有效（低電平）時，在CKW的上升沿，用戶的8位數(shù)據(jù)或協(xié)議信息將讀入發(fā)送器的輸入寄存器中。然后由編碼器編碼后送到移位寄存器，最后在位時鐘的控制下通過三對差分PECL對串行輸出。

3.2 操作方式

CY7B923的發(fā)送操作方式有兩種：正常使用操作方式和測試方式。正常使用操作方式又分為編碼方式和直通方式（非編碼方式）。測試方式用于芯片的測試、發(fā)送電路的測試和整個系統(tǒng)的測試。測試方式也分為內(nèi)置自測試方式（BIST方式）和工廠測試方式（芯片測試方式）。下面分別給以介紹。

a.編碼操作方式

在這種方式下，允許用戶發(fā)送8位的數(shù)據(jù)和控制字符。譯碼器根據(jù)輸入的8位數(shù)據(jù)（D0～D7）、數(shù)據(jù)類型控制碼（SC/D）及系統(tǒng)測試輸入位（SVS）的狀態(tài)等對輸入數(shù)據(jù)進行譯碼，若數(shù)據(jù)的內(nèi)容為正常的數(shù)據(jù)碼，則SC/D為低電平，且應(yīng)該使用有效數(shù)據(jù)碼表中的數(shù)據(jù)字符壽終正寢組來對輸入數(shù)據(jù)進行編碼。若輸入數(shù)據(jù)的內(nèi)容為控制碼或協(xié)議信息，則SC/D應(yīng)為高電平，且應(yīng)按照有效特殊字符碼和碼系列等表中的字符碼或碼組來對輸入的數(shù)據(jù)編碼。

測試字符和測試碼系列中包含有測試光纖通路連接的碼組，這些碼組也可用于測試系統(tǒng)連接在傳輸誤碼與定時之間的響應(yīng)關(guān)系。違例字符也可以作為用戶數(shù)據(jù)包的一部分發(fā)送出去（例如：發(fā)送C0.7，D7～0=11100000，SC/D），或者由外部系統(tǒng)通過改變SVS輸入電平（SVS置為低電平）來發(fā)送違例字符。測試時，無需對系統(tǒng)的傳輸接口電路作任何改動即可使其產(chǎn)生傳輸誤碼，因而允許系統(tǒng)測試邏輯按照確定的方式來評估系統(tǒng)的誤碼率。

b.直通操作方式

在此方式下，輸入的數(shù)據(jù)是已譯碼的10位數(shù)據(jù)即D0～9（Db-h）、（Da）、和SVS（Dj）等數(shù)據(jù)，SC/D和SVS分別作為Da和Dj的數(shù)據(jù)輸入腳。這10位數(shù)據(jù)經(jīng)直接串行化后即可發(fā)送出去。數(shù)據(jù)譯碼方式的選擇可由設(shè)計者決定，對數(shù)據(jù)的譯碼也可通過外加電路來實現(xiàn)。需要注意的是：所選擇的譯碼方式必須保證譯碼后數(shù)據(jù)位之間有適當(dāng)?shù)淖兓允?a target="_blank">接收器中的鎖相環(huán)電路能與輸入數(shù)據(jù)同步（至少每10位必須有一個數(shù)據(jù)位是變化的），但這種方式并不常用。

4 CY7B923構(gòu)成發(fā)送電路設(shè)計實例

圖3為由CY7B923構(gòu)成的一個實際的發(fā)送應(yīng)用電路。該電路主要由CY7B923發(fā)送芯片、IDT7200（FIFO）芯片、阻抗變換匹配線圈及相關(guān)的電阻和電容等組成。FIFO芯片的讀信號由CY7B923的RP腳提供。CY7B923的發(fā)送控制由外部提供的ENAC和FIFO芯片的SEF信號來共同完成。通過設(shè)置拔碼開關(guān)U7的相關(guān)位置可以將CY7B923發(fā)送芯片的工作方式設(shè)置在正常發(fā)送方式或內(nèi)置測試方式。具體的操作方法如下；

（1）SBIST=0時，設(shè)置為內(nèi)置自測試方式

此時，若ENA=1，發(fā)送器開始發(fā)送…1010…交替變化的位系列。如果用示波器測試輸出端，則可看到一個近似的正弦波。

若ENA=0，則發(fā)送器開始重復(fù)發(fā)送一組測試系列碼。在每一個BIST測試循環(huán)中，RP腳都將產(chǎn)生一個負脈沖。因而可由外部計數(shù)器或示波器來監(jiān)測發(fā)送測試碼組的循環(huán)次數(shù)。

（2）SBIST=1時，設(shè)置為正常使用方式

在正常使用方式時，ENA應(yīng)和ENAU相連接。其工作過程為：首先用戶將需要發(fā)送的一幀數(shù)據(jù)（包括用戶協(xié)議和用戶數(shù)據(jù)信息）寫入FIFO芯片，然后再啟動發(fā)送器CY7B923并由CY7B923發(fā)送出去。CY7B923在從FIFO芯片中讀出數(shù)據(jù)后，先進行串-并轉(zhuǎn)換，然后才將數(shù)據(jù)發(fā)送出去。當(dāng)一幀數(shù)據(jù)發(fā)送完畢后，由FIFO芯片中的EP信號自動控制CY7V923，以使其停止讀取FIFO芯片中的數(shù)據(jù)。此時用戶可通過測試TENAS端的狀態(tài)來了解FIFO芯片中的數(shù)據(jù)是否已發(fā)送完畢。若發(fā)送完畢，則可將下一幀數(shù)據(jù)寫入FIFO芯片，再啟動另一次發(fā)送過程。

CY7V923的應(yīng)用比較簡單，其發(fā)送數(shù)據(jù)率也比較高。可廣泛應(yīng)用于工作站、服務(wù)器、大存儲器之間的互連或視頻傳輸?shù)阮I(lǐng)域。

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