在线观看www成人影院-在线观看www日本免费网站-在线观看www视频-在线观看操-欧美18在线-欧美1级

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

如何使用Icarus Verilog+GTKWave來進(jìn)行verilog文件的編譯和仿真

FPGA之家 ? 來源:數(shù)字ICer ? 作者:數(shù)字ICer ? 2021-07-27 09:16 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

本文將介紹如何使用Icarus Verilog+GTKWave來進(jìn)行verilog文件的編譯和仿真

Icarus Verilog

Icarus Verilog極其小巧,支持全平臺(tái)Windows+Linux+MacOS,并且源代碼開源。通過tb文件可以生成對(duì)應(yīng)的仿真波形數(shù)據(jù)文件,通過GTKWave可以查看仿真波形圖,支持將Verilog轉(zhuǎn)換為VHDL文件。

1.安裝iverilog:

sudo apt-get install iverilog

16b4030c-e10c-11eb-9e57-12bb97331649.png

安裝完成查看版本

iverilog -v

16becfbc-e10c-11eb-9e57-12bb97331649.png

2.安裝gtkwave:

sudo apt-get install gtkwave

16dc2bac-e10c-11eb-9e57-12bb97331649.png

安裝完成查看版本

gtkwave -v

16e89fcc-e10c-11eb-9e57-12bb97331649.png

Tb中添加

16f67e26-e10c-11eb-9e57-12bb97331649.png

3.編譯:

進(jìn)入文件目錄,輸入命令:

iverilog *.v

170039de-e10c-11eb-9e57-12bb97331649.png

編譯完成出現(xiàn).out文件

172cf410-e10c-11eb-9e57-12bb97331649.png

生成.vcd文件

vpp a.out

173bbcfc-e10c-11eb-9e57-12bb97331649.png

執(zhí)行后產(chǎn)生的文件如下:

17447cc0-e10c-11eb-9e57-12bb97331649.png

4.用GTKWave打開VCD文件:

gtkwave glitch.vcd

175038e4-e10c-11eb-9e57-12bb97331649.png

執(zhí)行完成后,彈出界面

添加波形的時(shí)候卡死

glitch.vcd文件太大???

17ec8f28-e10c-11eb-9e57-12bb97331649.png

解決:

gtkwave,icarus支持vcd,lxt,lxt2 dump.

vcd通用但vcd dump太大,gtkwave不能很好的查看波形,導(dǎo)致崩潰。所以最好之前用lxt或?qū)cd轉(zhuǎn)化為lxt格式。lxt格式是gtkwave的專用格式。

cp glitch.vcd glitch.lxt

18151416-e10c-11eb-9e57-12bb97331649.png

添加波形

182e8248-e10c-11eb-9e57-12bb97331649.png

5.Verilog轉(zhuǎn)換為VHDL

將glitch.v文件轉(zhuǎn)換為VHDL文件glitch.vhd

iverilog -tvhdl -o glitch.vhd glitch.v

編輯:jq

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • 仿真
    +關(guān)注

    關(guān)注

    52

    文章

    4255

    瀏覽量

    135554

原文標(biāo)題:開源verilog仿真工具iverilog+GTKWave初體驗(yàn)

文章出處:【微信號(hào):zhuyandz,微信公眾號(hào):FPGA之家】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    FPGA Verilog HDL語法之編譯預(yù)處理

    的語句)。Verilog HDL編譯系統(tǒng)通常先對(duì)這些特殊的命令進(jìn)行“預(yù)處理”,然后將預(yù)處理的結(jié)果和源程序一起在進(jìn)行通常的編譯處理。
    的頭像 發(fā)表于 03-27 13:30 ?552次閱讀
    FPGA <b class='flag-5'>Verilog</b> HDL語法之<b class='flag-5'>編譯</b>預(yù)處理

    Verilog中signed和$signed()的用法

    1、在verilog中有時(shí)會(huì)用signed修飾符修飾定義的數(shù)據(jù),運(yùn)算的時(shí)候也會(huì)用$signed()任務(wù)強(qiáng)制轉(zhuǎn)換數(shù)據(jù),那么signed的修飾是為什么呢,是為了區(qū)分有符號(hào)數(shù)和無符號(hào)數(shù)的加法和乘法
    的頭像 發(fā)表于 02-17 17:47 ?616次閱讀
    <b class='flag-5'>Verilog</b>中signed和$signed()的用法

    淺談Verilog和VHDL的區(qū)別

    Verilog和VHDL是兩種廣泛使用的硬件描述語言(HDL),它們用于描述和模擬數(shù)字電路系統(tǒng)的行為和結(jié)構(gòu)。這兩種語言的主要作用是幫助工程師設(shè)計(jì)、仿真和驗(yàn)證集成電路(IC)和系統(tǒng)級(jí)芯片(SoC)中的硬件模塊。
    的頭像 發(fā)表于 02-17 14:20 ?1450次閱讀
    淺談<b class='flag-5'>Verilog</b>和VHDL的區(qū)別

    Verilog 電路仿真常見問題 Verilog 在芯片設(shè)計(jì)中的應(yīng)用

    。然而,在實(shí)際應(yīng)用中,設(shè)計(jì)師可能會(huì)遇到各種問題,這些問題可能會(huì)影響仿真的準(zhǔn)確性和設(shè)計(jì)的可靠性。 Verilog電路仿真常見問題 仿真環(huán)境的搭建問題
    的頭像 發(fā)表于 12-17 09:53 ?1149次閱讀

    Verilog 與 ASIC 設(shè)計(jì)的關(guān)系 Verilog 代碼優(yōu)化技巧

    Verilog與ASIC設(shè)計(jì)的關(guān)系 Verilog作為一種硬件描述語言(HDL),在ASIC設(shè)計(jì)中扮演著至關(guān)重要的角色。ASIC(Application Specific Integrated
    的頭像 發(fā)表于 12-17 09:52 ?985次閱讀

    Verilog 測(cè)試平臺(tái)設(shè)計(jì)方法 Verilog FPGA開發(fā)指南

    Verilog設(shè)計(jì)的仿真需求。 編寫測(cè)試文件 : 編寫Verilog測(cè)試文件,對(duì)設(shè)計(jì)的各個(gè)模塊進(jìn)行
    的頭像 發(fā)表于 12-17 09:50 ?1084次閱讀

    如何使用 Verilog 進(jìn)行數(shù)字電路設(shè)計(jì)

    使用Verilog進(jìn)行數(shù)字電路設(shè)計(jì)是一個(gè)復(fù)雜但有序的過程,它涉及從概念設(shè)計(jì)到實(shí)現(xiàn)、驗(yàn)證和優(yōu)化的多個(gè)階段。以下是一個(gè)基本的步驟指南,幫助你理解如何使用Verilog設(shè)計(jì)數(shù)字電路: 1.
    的頭像 發(fā)表于 12-17 09:47 ?1245次閱讀

    Verilog與VHDL的比較 Verilog HDL編程技巧

    Verilog 與 VHDL 比較 1. 語法和風(fēng)格 VerilogVerilog 的語法更接近于 C 語言,對(duì)于有 C 語言背景的工程師來說,學(xué)習(xí)曲線較平緩。它支持結(jié)構(gòu)化編程,代碼更直觀,易于
    的頭像 發(fā)表于 12-17 09:44 ?1618次閱讀

    如何自動(dòng)生成verilog代碼

    介紹幾種自動(dòng)生成verilog代碼的方法。
    的頭像 發(fā)表于 11-05 11:45 ?989次閱讀
    如何自動(dòng)生成<b class='flag-5'>verilog</b>代碼

    Verilog硬件描述語言參考手冊(cè)

    一. 關(guān)于 IEEE 1364 標(biāo)準(zhǔn)二. Verilog簡(jiǎn)介三. 語法總結(jié)四. 編寫Verilog HDL源代碼的標(biāo)準(zhǔn)五. 設(shè)計(jì)流程
    發(fā)表于 11-04 10:12 ?4次下載

    system verilog語言簡(jiǎn)介

    ICer需要System Verilog語言得加成,這是ICer深度的表現(xiàn)。
    發(fā)表于 11-01 10:44 ?0次下載

    Verilog語法中運(yùn)算符的用法

    verilog語法中使用以下兩個(gè)運(yùn)算符可以簡(jiǎn)化我們的位選擇代碼。
    的頭像 發(fā)表于 10-25 15:17 ?2475次閱讀
    <b class='flag-5'>Verilog</b>語法中運(yùn)算符的用法

    Verilog HDL的基礎(chǔ)知識(shí)

    本文繼續(xù)介紹Verilog HDL基礎(chǔ)知識(shí),重點(diǎn)介紹賦值語句、阻塞與非阻塞、循環(huán)語句、同步與異步、函數(shù)與任務(wù)語法知識(shí)。
    的頭像 發(fā)表于 10-24 15:00 ?1144次閱讀
    <b class='flag-5'>Verilog</b> HDL的基礎(chǔ)知識(shí)

    如何利用Verilog-A開發(fā)器件模型

    Verilog-A對(duì)緊湊型模型的支持逐步完善,在模型的實(shí)現(xiàn)上扮演越來越重要的角色,已經(jīng)成為緊湊模型開發(fā)的新標(biāo)準(zhǔn)。而且Verilog-A能夠在抽象級(jí)別和應(yīng)用領(lǐng)域中擴(kuò)展SPICE建模和仿真功能,因此學(xué)會(huì)
    的頭像 發(fā)表于 10-18 14:16 ?1282次閱讀
    如何利用<b class='flag-5'>Verilog</b>-A開發(fā)器件模型

    FPGA Verilog HDL有什么奇技巧?

    的話,仿真波形是z,雖然出結(jié)果時(shí)不影響,有沒有必要一開始的時(shí)候直接reg賦初值?在rtl文件里能不能使用initial賦初值,這樣的rtl代碼能否綜合? A:在 Verilog 中,是否有必要為所有
    發(fā)表于 09-12 19:10
    主站蜘蛛池模板: 久久久久久久久国产 | 无码一区二区三区视频 | 免费抓胸吻胸激烈视频网站 | 午夜久久网 | 免费视频爱爱 | 激激婷婷综合五 | 丁香六月婷婷在线 | 国产成人精品视频一区二区不卡 | 黄页网站在线 | 中文字幕精品一区影音先锋 | 中国特黄毛片 | 一级一黄在线观看视频免费 | 日本特黄特色 | 久草亚洲视频 | 特级一级全黄毛片免费 | 色天天色综合 | 欧美色成人综合 | 免费观看的黄色网址 | 在线观看亚洲人成网站 | 免费人成激情视频在线观看冫 | 都市激情综合网 | 糖心vlog麻豆精东影业传媒 | 亚洲伊人成综合成人网 | 级毛片| 久久99国产亚洲高清观看首页 | 狼人激情网 | 末发育女一区二区三区 | 九九免费久久这里有精品23 | 午夜免费理论片在线看 | 特黄特色的视频免费播放 | 在线黄视频 | 天堂最新版免费观看 | 极品美女写真菠萝蜜视频 | 日韩三 | 亚洲精品美女在线观看 | 伊人网色 | 日本视频色 | 欧美乱乱| 特黄特黄aaaa级毛片免费看 | 亚洲色啦啦狠狠网站 | 性欧美成人依依影院 |