Integrity 3D-IC 平臺

提供了一系列三維堆疊設計流程，通過將二維芯片網表分解成雙層的三維堆疊結構，用戶可以探索三維堆疊裸片系統相對于傳統二維設計的性能優勢，改善內存延遲，實現性能突破。

從二維設計中分離出存儲單元，并自動將其劃分為兩個工藝層，上層放置存儲單元 Macro Cells，下層放置邏輯運算單元 Standard Cells。該流程可以實現兩個裸片同時進行的時序驅動單元擺放。用戶還可以進一步運行標準的實現步驟，如時鐘樹綜合、時序優化、布線等，將其作為傳統布局布線流程來完成三維堆疊設計實現。

今天我們來介紹 Integrity 3D-IC 的特色功能之一：

Memory-on-Logic 三維芯片堆疊設計流程

What is Memory-on-Logic？

Memory 指的是記憶存儲單元；Logic 指的是運算單元或處理單元。

Memory-on-logic（MoL）堆疊顧名思義，就是將存儲單元通過三維堆疊的設計方式，放置在運算單元所在裸片的上層裸片中，從而實現三維集成電路的三維堆疊結構。

Why is Memory-on-Logic？

我們現在正處于高速發展的人工智能時代，對計算機算力的需求日益旺盛，同時也對相關的集成電路芯片提出了更高的性能要求。

然而算力需求的快速增長和有限的算力提升速度形成了尖銳的矛盾，其具體表現在兩個方面：一是如今的摩爾定律越來越難以維系，器件尺寸微縮越來越困難；二個是現有的計算機架構——馮諾依曼存算分離架構的缺陷開始凸顯，出現了所謂的內存墻限制（Memory Wall Limitation）。

MoL 三維堆疊結構為上述瓶頸提供了解決思路。對于后摩爾時代背景下的工藝瓶頸，三維堆疊可以有效提升單位投影面積中晶體管的數目，3D-IC 從方法學角度提供了一種延續摩爾定律的可能；對于存算分離所引起的內存墻限制，通過把存儲單元通過三維堆疊放置到邏輯運算單元的正上方，盡可能縮短數據傳輸距離，從而進一步提升芯片性能，降低數據傳輸的功耗。此外，通過 3D-IC Memory-on-Logic 結構還可以對上下裸片采用不同的工藝制程，從而降低整體芯片的制造成本。

How to do Memory-on-Logic？

后端實現流程如下圖所示，對比傳統二維芯片，三維 MoL 芯片基于 3D-IC 專用物理后端實現平臺——Integrity 3D-IC，從 floorplan 階段開始就加入 3D-IC 的設計方法，通過 3D Mixed Placer 引擎同時進行 Macro Cells 和 Standard Cells 的自動布局，建立 Pseudo-3D 時序收斂流程，從而實現 3D-IC MoL 的迭代優化、時鐘樹綜合、自動繞線等步驟，在簽核階段還可以通過 Integrity 3D-IC 平臺來調用各類 Signoff 工具實現各項簽核。

1. 3D Mixed Placement

規劃 Floorplan 是傳統數字后端實現流程早期的一個重要階段，主要目標之一便是 Macro Cells 的放置。傳統 Floorplan 的規劃需要經過設計工程師多次的設計迭代，從而獲得一個互連線長盡量短、時序盡量收斂的 Floorplan 以供之后階段進行自動布局布線。如今，采用 Mixed Placement 實現流程，Macro Cells 和 Standard Cells 通過由擁塞、互連線長和時序驅動的 Mixed Placer 引擎同時進行放置，與傳統流程相比，Mixed Placement 可以大量減少設計工程師的手動工作量，從而實現更短的項目實現時間，并達到相當甚至更好的性能質量。而在最新的 Integrity 3D-IC 實現平臺，Mixed Placement 功能可以完美繼承到 3D-IC MoL 實現流程中，在進行 3D-IC Placement 的過程中幫助工程師用盡可能短的時間，獲得滿足要求的 Floorplan。3D-IC MoL Mixed Placement 引擎同樣由時序驅動，同時擺放 Macro Cells 和 Standard Cells，同時如圖中所示，還能支持在上層裸片中 80% 以上的高密度放置。

2. Pseudo-3D Timing Closure Flow

在完成初步的 3D-IC MoL Floorplan 之后，可以在 Integrity 3D-IC 平臺中通過命令來建立 Pseudo-3D 時序收斂流程，完成 3D-IC MoL 的版圖實現。主要分為 3D 層次化結構的重建、Bump 物理位置分配、Pseudo-3D 自動布局布線、以及 3D-IC 數據庫的建立。

01 重建 3D 層次化結構

相較于傳統芯片的設計，3D-IC 設計的層次化結構的不同是顯而易見的。3D-IC 設計由于會將芯片分為上下兩個裸片—— Top Die 和 Bottom Die，天生就需要建立兩個單元模塊。工具會根據用戶的設定，建立兩個新的 Top-Level hInsts，隨后將所有設計中的 Macro Cells 歸入 Top hInst 中；剩下所有的 Standard Cells，在保留原有的層次化結構的基礎上，全部歸入Bottom hInst 中，其下級可繼承保持原始設計中的所有層次化結構。

02 分配 Bump 物理位置

從結構層面上實現三維分組之后，三維堆疊的互連問題也必須考慮。為了將上下裸片連接起來，最常用的方式是在頂部金屬層上通過微米量級尺寸的 Micro Bump 實現上下層“面對面”（Face-to-Face）的堆疊連接，由此實現數據和電源電信號跨層傳輸。在 Pseudo-3D 流程中，所選用的 Bump Cells 的物理位置需要在做實際繞線之前就固定好，并記錄其坐標信息。設計者不需要手動分配規劃 Bump 的位置，Integrity 3D-IC 可以自動地將 Bump 邏輯連接關系插入跨層的時序路徑中，并能根據設計師提供的 Floorplan 中單元的已有位置，同時在上下兩個裸片上，智能地分配和優化 Bump Cells 的物理位置，做到高效的流程，自動的實現，智能的優化。

03 Pseudo-3D 自動布局布線

工作準備就緒后，我們就可以利用帶有 Bump Cells 信息的 Pseudo-3D Floorplan 進行自動布局布線，Integrity 3D-IC 平臺可以調用各種相應的傳統二維布局布線引擎，完成 Placement、CTS、Routing 以及相應的設計優化。同時，Integrity 3D-IC 也可以支持跨層的時序路徑的報告分析，支持顯示例化單元 Instances 和路徑所在的結構層級，幫助工程師完成靜態時序分析。此外，Integrity 3D-IC 還支持跨層路徑的并行時序優化，確保 3D-IC 設計的時序收斂。

04 建立 3D-IC 數據庫

最后一步，根據優化后的自動布局布線結果，建立 3D-IC 專用數據庫——Hierarchical Database（HDB）。這個數據庫中就包含了包括整個設計的工藝庫信息，3D-IC 的堆疊信息，Bump 坐標信息，物理布局布線等設計信息等等。在通過Integrity 3D-IC 創建好用以明確 3D-IC 的堆疊對應信息的 Stacked Config 文件之后，需要將完成了布局布線的 pseudo-3D 數據庫進行 Partition 拆分操作，將它按照上下裸片拆分成兩個數據庫，即 Top Die Database 和 Bottom Die Database。

將這兩個完成 Partition 拆分的數據庫以及 Stacked Config 文件讀入 Integrity 3D-IC 中，合成創建 HDB 數據庫。在 Integrity 3D-IC 平臺中加載此數據庫，就可以實現 3D-IC 設計的查看，包括可以實現在工具中上下兩層 Floorplan 視圖的切換，觀察每層中的單元擺放、繞線等后端實現細節；也可以對包含三維堆疊信息的整體 3D Floorplan 視圖進行直接查看；此外傳統的時序調試器（Timing Debugger）也支持在 3D-IC HDB 中高亮跨層的時序路徑，幫助工程師完成時序檢查和設計調整，也可以進一步調用其他 Signoff 工具，完成后續簽核工作。

存算一體和近存計算是解決 CPU / GPU / NPU 總線和大規模片上網絡擁塞的有效手段。

通過 Integrity 3D-IC 特有的內存單元邏輯單元三維布局優化，芯片設計師可以更容易的實現高性能高帶寬的系統設計，從而或者縮小原有系統封裝面積或者進一步提高原有系統 PPA。

Cadence Integrity 3D-IC 平臺提供了一個高效的解決方案，用于部署 3D 設計和分析流程，以實現強大的硅堆疊設計。該平臺是 Cadence 數字和簽核產品組合的一部分，支持 Cadence 公司的智能系統設計戰略（Intelligent System Design），旨在實現系統驅動的卓越 SoC 芯片設計。