聯華電子(NYSE：UMC;TWSE:2303)與楷登電子(美國 Cadence 公司，NASDAQ：CDNS)今日共同宣布，采用 Integrity 3D-IC 平臺的 Cadence 3D-IC 參考工作流程已通過聯電的芯片堆棧技術認證，將進一步縮短產品上市時間。

聯電的混合鍵合解決方案已經做好支持廣泛技術節點集成的準備，適用于邊緣 AI、圖像處理和無線通信應用。采用聯電的 40nm 低功耗(40LP)工藝作為片上堆棧技術的展示，雙方合作驗證了該設計流程中的關鍵 3D-IC 功能，包括使用 Cadence 的 Integrity 3D-IC 平臺實現系統規劃和智能橋突創建。Cadence Integrity 3D-IC 平臺是業界首款綜合解決方案，在單一平臺中集成了系統規劃、芯片和封裝實現以及系統分析。

聯華電子元件技術開發及設計支援副總經理鄭子銘表示：“過去一年，我們的客戶在不犧牲設計面積或增加成本的情況下，尋求設計效能的提升方法，讓業界對 3D-IC 解決方案的興趣大為提升。成本效益和設計可靠度的提升是聯電混合鍵合技術的兩大主軸，同時也是此次與 Cadence 合作所創造的成果與優勢，未來將可讓共同客戶享受 3D 設計架構所帶來的優勢，同時大幅減省設計整合所需時間?！?/p>

Cadence 數字與簽核事業部研發副總裁 Don Chan 表示：“隨著物聯網、人工智能和 5G 應用設計復雜性的日益增加，片上技術自動化對芯片設計師越來越重要。Cadence 3D-IC 工作流程與 Integrity 3D-IC 平臺針對 UMC 的混合鍵合技術進行了優化，為客戶提供全面的設計、驗證和實現解決方案，使他們能夠自信地創建并驗證創新的 3D-IC 設計，同時縮短產品推向市場的時間?！?/p>

該參考流程以 Cadence 的 Integrity 3D-IC 平臺為核心，圍繞高容量、多技術分層的數據庫構建而成。該平臺在統一的管理平臺下提供 3D 設計完整的設計規劃、實現和分析。通過在設計初期執行熱能、功耗和靜態時序分析，可以實現 3D 芯片堆棧中的多個晶粒的同步設計和分析。該流程還支持針對連接精度的系統級布局與原理圖(LVS)檢查，針對覆蓋和對齊的電氣規則檢查(ERC)，以及在 3D 堆棧設計結構中的熱分布分析。

除了 Integrity 3D-IC 平臺，Cadence 3D-IC 流程還包括 Innovus 設計實現系統，Quantus 寄生提取解決方案，Tempus 時序簽核解決方案，Pegasus 驗證系統，Voltus IC 電源完整性解決方案和Celsius 熱求解器。

審核編輯：湯梓紅